JPS61296448A - 電子計算機のデ−タ書込み制御方式 - Google Patents
電子計算機のデ−タ書込み制御方式Info
- Publication number
- JPS61296448A JPS61296448A JP60138403A JP13840385A JPS61296448A JP S61296448 A JPS61296448 A JP S61296448A JP 60138403 A JP60138403 A JP 60138403A JP 13840385 A JP13840385 A JP 13840385A JP S61296448 A JPS61296448 A JP S61296448A
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- queue
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- Pending
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- 238000000034 method Methods 0.000 claims description 9
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電子計算機の回路構成に関し、特に命令読取り
、解読、ならびに実行を並列に実行するパイプライン制
御構造の電子計算機における書込み制御方式に関する。
、解読、ならびに実行を並列に実行するパイプライン制
御構造の電子計算機における書込み制御方式に関する。
（従来の技術）
従来、ミニコンピユータや大型電算機では処理速度を向
上させるために内部を並列に動作することが可能な機能
ユニットに分割し、命令の読取り、解読、オペランドの
読取シ、実行、ならびに結果の格納という一連の処理を
流れ作業的に実行する、いわゆるパイプライン方式が採
用されてきた。この場合、各ユニットごとの処理時間は
機能ユニットに分割しない場合に比べて短い時間で済ま
せることが可能であり、また各ユニットを並列に動作さ
せることが可能であるため、高速な処理が実現できる。
上させるために内部を並列に動作することが可能な機能
ユニットに分割し、命令の読取り、解読、オペランドの
読取シ、実行、ならびに結果の格納という一連の処理を
流れ作業的に実行する、いわゆるパイプライン方式が採
用されてきた。この場合、各ユニットごとの処理時間は
機能ユニットに分割しない場合に比べて短い時間で済ま
せることが可能であり、また各ユニットを並列に動作さ
せることが可能であるため、高速な処理が実現できる。
一方、ＬＳＩ技術の発達に伴って急速に発展してきたマ
イクロプロセサにおいても、集積度の向上により上述の
ようなパイプライン方式を取入ｉ］、ることか可能にな
り、またデバイス技術の向上により高速なスイッチング
が可能になっていた。
イクロプロセサにおいても、集積度の向上により上述の
ようなパイプライン方式を取入ｉ］、ることか可能にな
り、またデバイス技術の向上により高速なスイッチング
が可能になっていた。
（発明が解決しようとする問題点）
上述のようにマイクロプロセサはＬＳＩ技術により高速
化されてきだが、マイクロプロセサの高速化に伴って相
対的にバスサイクルが低下シ、バス速度によりマイクロ
プロセサの性能が抑えられてし壕うという問題が顕在化
してきた。バス速度を高め、マイクロプロセサの性能を
最大限に引出そうとするためＫは、キャッシュメモリの
ような高価なハードウェアを付加しなければならない。
化されてきだが、マイクロプロセサの高速化に伴って相
対的にバスサイクルが低下シ、バス速度によりマイクロ
プロセサの性能が抑えられてし壕うという問題が顕在化
してきた。バス速度を高め、マイクロプロセサの性能を
最大限に引出そうとするためＫは、キャッシュメモリの
ような高価なハードウェアを付加しなければならない。
本発明の目的は、バスアクセスの回数を減じて書込みケ
行うことによって上記欠点を除去し、バスサイクルによ
る処理の低下を改笹することができるように構成した電
子計算機のデータ１込み制御方式を提供することにある
。
行うことによって上記欠点を除去し、バスサイクルによ
る処理の低下を改笹することができるように構成した電
子計算機のデータ１込み制御方式を提供することにある
。
（問題点を解決するための手段）
本発明による電子計算機のデータ書込み制御方式は少な
くとも命令解読、オペランドアクセス、ならびに命令実
行が並行に行われるパイプライン構造に採用されたもの
であり、アドレス比較回路と、データ比較回路と、書込
みデータキューと、制御回路とを具備して構成したもの
である。
くとも命令解読、オペランドアクセス、ならびに命令実
行が並行に行われるパイプライン構造に採用されたもの
であり、アドレス比較回路と、データ比較回路と、書込
みデータキューと、制御回路とを具備して構成したもの
である。
アドレス比較回路は一つの命令中におけるオペランドの
読取りアドレスと書込みアドレスとの一致を検出するた
めのものでおり、データ比較回路は命令における読取り
オペランドと曹込みオペランドとを外部データバスのデ
ータ幅で比較するためのものである。
読取りアドレスと書込みアドレスとの一致を検出するた
めのものでおり、データ比較回路は命令における読取り
オペランドと曹込みオペランドとを外部データバスのデ
ータ幅で比較するためのものである。
書込みデータキューは曹込みオペランドとそのアドレス
、語長、ならびに制御情報を含むものである。
、語長、ならびに制御情報を含むものである。
制御回路は、書込みデータキュー内の制御情報を制御す
るためのものである。
るためのものである。
本発明は上記構成において、書込みオペランドの語長が
外部データバス幅以上であり、且つ、読取りオペランド
と一致する部分があった場合には上記部分のメモリへの
書込みを省略することができるように構成したものであ
る。
外部データバス幅以上であり、且つ、読取りオペランド
と一致する部分があった場合には上記部分のメモリへの
書込みを省略することができるように構成したものであ
る。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による電子計算機のデータ書込み制御
方式の一実施例を示すブロック図である。
方式の一実施例を示すブロック図である。
本実施例では、１６ビツトの外部データバスを備え、３
２ビツトの内部データ処理単位を有するマイクロプロセ
サを想定している。第１図において、１はオペランドア
ドレス計算部、２は読取リアドレスレジスタ、５はアド
レス比較器、４け読取りオペランドアクスメ、５はデー
タ比較器、６は制御回路、７は誉込みデータキュー、１
０は命令解読部、２０は命令実行部である。
２ビツトの内部データ処理単位を有するマイクロプロセ
サを想定している。第１図において、１はオペランドア
ドレス計算部、２は読取リアドレスレジスタ、５はアド
レス比較器、４け読取りオペランドアクスメ、５はデー
タ比較器、６は制御回路、７は誉込みデータキュー、１
０は命令解読部、２０は命令実行部である。
第１図において、書込みデータキュー７は同一の構造を
もつ２つのレジスタで構成され、それぞれ制御情報（Ｚ
、Ｖ）、書込みアドレス（Ａｄｒ）、書込みデータ長（
ｄｌ）、ならびに曹込谷データ（Ｄａｔａ）を記憶する
。
もつ２つのレジスタで構成され、それぞれ制御情報（Ｚ
、Ｖ）、書込みアドレス（Ａｄｒ）、書込みデータ長（
ｄｌ）、ならびに曹込谷データ（Ｄａｔａ）を記憶する
。
信号線１０Ｂ上、ならびに書込みデータキューＴ内のＺ
は読取りオペランドと書込みオペランドとのアドレスが
一致していることを・示す情報で、誓込みアドレスなら
びに曹込みデータ長とともに命令解読部１０より伝えら
れる。
は読取りオペランドと書込みオペランドとのアドレスが
一致していることを・示す情報で、誓込みアドレスなら
びに曹込みデータ長とともに命令解読部１０より伝えら
れる。
イ３号線１０４上、ならびに書込みデータキュー７内の
イル号Ｖは書込みデータが入っていることを示す情報で
あり１通常、命令実行部１０から書込みオペランドが伝
えられると％ １ ＃になり、メモリへの書込みが終了
すると％０ＩＶ（ｌなる。
イル号Ｖは書込みデータが入っていることを示す情報で
あり１通常、命令実行部１０から書込みオペランドが伝
えられると％ １ ＃になり、メモリへの書込みが終了
すると％０ＩＶ（ｌなる。
オペランドアドレス計算部１は命令解読部１０に置かれ
ているオペランドアドレス計算手段であり、ここでオペ
ランドの読取）／書込みアドレスが命令実行部２０での
命令実行に先立って計算される。オペランドの読取りア
ドレスは一時的に読取りアドレスレジスタ２にラッチさ
れ、オペランドの書込みアドレス計算時にはアドレス比
較器３により書込みアドレスと一致しているか否か判断
される。
ているオペランドアドレス計算手段であり、ここでオペ
ランドの読取）／書込みアドレスが命令実行部２０での
命令実行に先立って計算される。オペランドの読取りア
ドレスは一時的に読取りアドレスレジスタ２にラッチさ
れ、オペランドの書込みアドレス計算時にはアドレス比
較器３により書込みアドレスと一致しているか否か判断
される。
オペランドアドレス計算部１で計算逼ノ１だオペランド
の書込みアドレスはデータ長ｄｌやアドレス比較結果２
とともに書込みデータキュー７に送出され、書込みデー
タキュー７の空いている方のレジスタにセットされる。
の書込みアドレスはデータ長ｄｌやアドレス比較結果２
とともに書込みデータキュー７に送出され、書込みデー
タキュー７の空いている方のレジスタにセットされる。
書込みデータキュー１のデータレジスタは１６ビツトよ
シ成り、データ長が３２ビツトである場合にはデータは
書込みデータキュー７の２つのレジスタに１６ピツトス
つセットされる。
シ成り、データ長が３２ビツトである場合にはデータは
書込みデータキュー７の２つのレジスタに１６ピツトス
つセットされる。
読取リオペランドレジスタ４およびデータ比較器５によ
り、読取りオペランドと書込みオペランドとが一致して
いるか否かが判断される。なお、データの比較は外部デ
ータバス幅に相当する１６ビツト単位で行われる。比較
結果Ｃは信号線１０９を介して制御回路６に入力される
。書込みデータキュー１の制御情報およびデータ比較結
果により、制御回路６は書込みデータキュー７における
データの有無を示すＶビットを制御する。
り、読取りオペランドと書込みオペランドとが一致して
いるか否かが判断される。なお、データの比較は外部デ
ータバス幅に相当する１６ビツト単位で行われる。比較
結果Ｃは信号線１０９を介して制御回路６に入力される
。書込みデータキュー１の制御情報およびデータ比較結
果により、制御回路６は書込みデータキュー７における
データの有無を示すＶビットを制御する。
第２図は制御回路６が書込みデータキュー７の制御情報
（Ｚ）、データ長（ｄＡ’）、ならびにデータ比較器５
からの比較結果Ｃにより、どのようにＶビットを制御す
るかを示した説明図である。
（Ｚ）、データ長（ｄＡ’）、ならびにデータ比較器５
からの比較結果Ｃにより、どのようにＶビットを制御す
るかを示した説明図である。
第１表において、２はオペランドアドレスの一致を示す
情報であシ、１０Ｉのときに不一致、％１１のときに一
致を表わす。ｄｉはオペランドのデータ長を表わす情報
であり、％ＯＯｌのときに１バイト、％０１ ｌのとき
に２バイト ％ １１ Ｎのときに４バイトを表わす。
情報であシ、１０Ｉのときに不一致、％１１のときに一
致を表わす。ｄｉはオペランドのデータ長を表わす情報
であり、％ＯＯｌのときに１バイト、％０１ ｌのとき
に２バイト ％ １１ Ｎのときに４バイトを表わす。
Ｃは２バイト単位のオペランドの一致を表わす情報であ
り、％Ｏｌは不一致を表わし、１１１は一致を表わす。
り、％Ｏｌは不一致を表わし、１１１は一致を表わす。
Ｖｌ、Ｖ２は書込みデータキュー７にデータが存在する
が否かを示す情報であり、１０１はデータなしを表わし
、％１１はデータありを表わす。
が否かを示す情報であり、１０１はデータなしを表わし
、％１１はデータありを表わす。
第２（！Ｉを参照すると、例えばアドレスが一致し、オ
ペランドのデータ長が３２ビツトの場合（Ｚ＝１ｉｄｌ
＝１１）に、読込みオペランドと書込みオペランドの上
位１６ビツトと下位１６ビツトとがともに等しい（Ｃ＝
１１）の場合には、Ｖビットは％ａ１のままであるため
、メモリへの誓込みは行われない。下位１６ビツトのみ
が等しい（Ｃ＝０１）の場合には、最初に使用されるべ
きレジスタのＶビット（Ｖｌ）のみが％１１になシ、次
に使用されるはずであったレジスタのＶビット（Ｖ２）
は％Ｏｌになる。上位１６ビツトのみが等しい場合には
、最初に使用されるはずであったレジスタのＶビット（
Ｖｌ）は％Ｏｌになり、次に使用されるはずであるレジ
スタのＶビット７５４’ｌ＃になる。
ペランドのデータ長が３２ビツトの場合（Ｚ＝１ｉｄｌ
＝１１）に、読込みオペランドと書込みオペランドの上
位１６ビツトと下位１６ビツトとがともに等しい（Ｃ＝
１１）の場合には、Ｖビットは％ａ１のままであるため
、メモリへの誓込みは行われない。下位１６ビツトのみ
が等しい（Ｃ＝０１）の場合には、最初に使用されるべ
きレジスタのＶビット（Ｖｌ）のみが％１１になシ、次
に使用されるはずであったレジスタのＶビット（Ｖ２）
は％Ｏｌになる。上位１６ビツトのみが等しい場合には
、最初に使用されるはずであったレジスタのＶビット（
Ｖｌ）は％Ｏｌになり、次に使用されるはずであるレジ
スタのＶビット７５４’ｌ＃になる。
斯かる場合、メモリへの書込み動作は一回だけ行われる
。上位１６ビツトと下位１６ビツトとが等しくない場合
には、Ｖｌ 、Ｖ２の両ビットはともに亀１〃になり、
メモリへの書込み動作は二回だけ行われる。
。上位１６ビツトと下位１６ビツトとが等しくない場合
には、Ｖｌ 、Ｖ２の両ビットはともに亀１〃になり、
メモリへの書込み動作は二回だけ行われる。
本例においては、データ長ｄｌについては変更を加えて
いない。これはｄｌの下位１ビツトをみれば１バイトを
アクセスするか、あるいは２バイトをアクセスするかが
容易に判別できるからである。
いない。これはｄｌの下位１ビツトをみれば１バイトを
アクセスするか、あるいは２バイトをアクセスするかが
容易に判別できるからである。
（発明の効果）
以上説明したように本発明は、同一のアドレスを有する
オペランドに対して読み／Ｗき動作を行う場合に、読取
９時のデータと書込み時のデータとを比較し、変更のあ
った部分についてのみ実際の書込みを行うことによυ、
特に内部処理のデータ幅と外部バスのデータ幅とが異な
るマイクログロセサ（例えば、内部処理を３２ビツトデ
一タ幅で行い、外部データバスが８ビツトあるいは１６
ビツトであるようなプロセサ）において、バスアクセス
回数を低減し、処理速度を高めることができるという効
果がある。
オペランドに対して読み／Ｗき動作を行う場合に、読取
９時のデータと書込み時のデータとを比較し、変更のあ
った部分についてのみ実際の書込みを行うことによυ、
特に内部処理のデータ幅と外部バスのデータ幅とが異な
るマイクログロセサ（例えば、内部処理を３２ビツトデ
一タ幅で行い、外部データバスが８ビツトあるいは１６
ビツトであるようなプロセサ）において、バスアクセス
回数を低減し、処理速度を高めることができるという効
果がある。
第１図は、本発明による電子計算機のデータ書１・・・
オペランドのアドレス酊算部 ２・・・読取りアドレスレジスメ ３・・・アドレス比較器 ４１１・・読取りオペランドレジスタ ５・・・データ比較器 ６・ｍ−制御回路 １・・・書込みデータキュー １０・・・命令解読部 ２０・・・命令実行部 １０１〜１０３−−−バ ス １０４〜１１０・・・信号線 特許田願入 日本電気株式会社 代理人 弁理士 井ノ ロ 壽 第２図
オペランドのアドレス酊算部 ２・・・読取りアドレスレジスメ ３・・・アドレス比較器 ４１１・・読取りオペランドレジスタ ５・・・データ比較器 ６・ｍ−制御回路 １・・・書込みデータキュー １０・・・命令解読部 ２０・・・命令実行部 １０１〜１０３−−−バ ス １０４〜１１０・・・信号線 特許田願入 日本電気株式会社 代理人 弁理士 井ノ ロ 壽 第２図
Claims (1)
- 少なくとも命令解読、オペランドアクセス、ならびに命
令実行が並行に行われるパイプライン構造の電子計算機
のデータ書込み制御方式であつて、一つの命令中におけ
るオペランドの読取りアドレスと書込みアドレスとの一
致を検出するためのアドレス比較回路と、前記命令にお
ける読取りオペランドと書込みオペランドとを外部デー
タバスのデータ幅で比較するためのデータ比較回路と、
書込みオペランドとそのアドレス、語長、ならびに制御
情報を含む書込みデータキューと、前記書込みデータキ
ュー内の制御情報を制御するための制御回路とを具備し
、書込みオペランドの語長が外部データバス幅以上であ
り、且つ、読取りオペランドと一致する部分があつた場
合には前記部分のメモリへの書込みを省略することがで
きるように構成したことを特徴とする電子計算機のデー
タ書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138403A JPS61296448A (ja) | 1985-06-25 | 1985-06-25 | 電子計算機のデ−タ書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138403A JPS61296448A (ja) | 1985-06-25 | 1985-06-25 | 電子計算機のデ−タ書込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296448A true JPS61296448A (ja) | 1986-12-27 |
Family
ID=15221140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138403A Pending JPS61296448A (ja) | 1985-06-25 | 1985-06-25 | 電子計算機のデ−タ書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143323A (ja) * | 1991-01-30 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | タイプ１ダイアデイツク命令を実行する方法及び装置 |
-
1985
- 1985-06-25 JP JP60138403A patent/JPS61296448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143323A (ja) * | 1991-01-30 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | タイプ１ダイアデイツク命令を実行する方法及び装置 |
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