JPS61296459A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61296459A JPS61296459A JP60136810A JP13681085A JPS61296459A JP S61296459 A JPS61296459 A JP S61296459A JP 60136810 A JP60136810 A JP 60136810A JP 13681085 A JP13681085 A JP 13681085A JP S61296459 A JPS61296459 A JP S61296459A
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- JP
- Japan
- Prior art keywords
- data
- memory
- cpu
- dma
- bubble memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は一般にデータ処理装置に関し、より詳しくは
バブルメモリを備えたデータ処理装置に関する。
バブルメモリを備えたデータ処理装置に関する。
第２図は従来のデータ処理装置、特にバブルメモリを内
蔵したデータ処理装置の構成を示すブロック図である。
蔵したデータ処理装置の構成を示すブロック図である。
第２図において１はＣＰＵ、２は例えばＲＡＭが使用さ
れているメインメモリ、３はバブルメモリ、４は前記バ
ブルメモリ３の駆動を制御するバブルメモリコントロー
ラ、５は前記メインメモリ２とバブルメモリ３との間で
行なわれろ入出力データの直接転送を制御するダイレク
ト・メモリｅアクセス（Ｔ）ＩＲＥＣＴ ＭＥＭＯＲＹ
ＡＣＣ’ＥＳＳ）（以下「ＤＭＡ」という）転送制御
回路で、該ＤＭＡ転送制御回路５は前記ＣＰＵ１からの
指令出力に基づいて駆動されろようとなっている８前述
したＣＰＵ１、メインメモリ２、バブルメモリコントロ
ーラ４、ＤＭＡ転送制御回路５は、ＣＰＵバスＴを介し
て夫々接続されている。
れているメインメモリ、３はバブルメモリ、４は前記バ
ブルメモリ３の駆動を制御するバブルメモリコントロー
ラ、５は前記メインメモリ２とバブルメモリ３との間で
行なわれろ入出力データの直接転送を制御するダイレク
ト・メモリｅアクセス（Ｔ）ＩＲＥＣＴ ＭＥＭＯＲＹ
ＡＣＣ’ＥＳＳ）（以下「ＤＭＡ」という）転送制御
回路で、該ＤＭＡ転送制御回路５は前記ＣＰＵ１からの
指令出力に基づいて駆動されろようとなっている８前述
したＣＰＵ１、メインメモリ２、バブルメモリコントロ
ーラ４、ＤＭＡ転送制御回路５は、ＣＰＵバスＴを介し
て夫々接続されている。
次に上述した構成のデータ処理装置の動作について以下
に説明する。バブルメモリ３に記憶されているデータの
読み出しに際しては、前記データを記憶させるべきメイ
ンメモリ２のアドレスをＤＭＡ転送制御回路５にセット
すべくＣＰＵ１からＣＰ Ｕバス７を介して該ＤＭＡ転
送制御回路５に所定の信号が出力される。前記ＤＭＡ転
送制御回路５にアドレスがセットされると、ＣＰＵ１は
ＣＰＵバス７を介してバブルメモリコントローラ４にバ
ブルメモリ３から読み出すべきデータのアト１／ス、デ
ータ数、読み出し命令を七ッ卜すべく所定の信号を出力
する。これによってバブルメモリ３に記憶されているデ
ータは順次読み出され、ＤＭＡ転送制御回路５により前
記ＣＰＵ１によって指定されたメインメモリ２のアドレ
スにＤＭＡ転送される。一方メインメモリ２に記憶され
ているデータのバブルメモリ３への書き込みに際ｌ−て
は、前記データが記憶されているメインメモリ２のアド
レスをＤＭＡ転送制御回路５にセットすべくＣＰＵ１か
らＣＰＵバス７を介して該ＤＭＡ転送制御回路５に所定
の信号が出力される。前記ＤＭＡ転送制御回路５にアド
レスがセットされると、ＣＰＵ１はＣＰＵバスＴを介し
てバブルメモリコン）０−ラ４にバブルメモリ３へ書き
込むべきデータのアドレス、データ数、書き込み命令を
セットすべく所定の信号を出力する。これによってメイ
ンメモリ２に記憶されているデータは順次読み出され、
ＤＭＡ転送制御回路５によって前記指定されたバブルメ
モリ３のアドレスにＣＰＵバス７を介してＤＭＡ転送さ
れろ。
に説明する。バブルメモリ３に記憶されているデータの
読み出しに際しては、前記データを記憶させるべきメイ
ンメモリ２のアドレスをＤＭＡ転送制御回路５にセット
すべくＣＰＵ１からＣＰ Ｕバス７を介して該ＤＭＡ転
送制御回路５に所定の信号が出力される。前記ＤＭＡ転
送制御回路５にアドレスがセットされると、ＣＰＵ１は
ＣＰＵバス７を介してバブルメモリコントローラ４にバ
ブルメモリ３から読み出すべきデータのアト１／ス、デ
ータ数、読み出し命令を七ッ卜すべく所定の信号を出力
する。これによってバブルメモリ３に記憶されているデ
ータは順次読み出され、ＤＭＡ転送制御回路５により前
記ＣＰＵ１によって指定されたメインメモリ２のアドレ
スにＤＭＡ転送される。一方メインメモリ２に記憶され
ているデータのバブルメモリ３への書き込みに際ｌ−て
は、前記データが記憶されているメインメモリ２のアド
レスをＤＭＡ転送制御回路５にセットすべくＣＰＵ１か
らＣＰＵバス７を介して該ＤＭＡ転送制御回路５に所定
の信号が出力される。前記ＤＭＡ転送制御回路５にアド
レスがセットされると、ＣＰＵ１はＣＰＵバスＴを介し
てバブルメモリコン）０−ラ４にバブルメモリ３へ書き
込むべきデータのアドレス、データ数、書き込み命令を
セットすべく所定の信号を出力する。これによってメイ
ンメモリ２に記憶されているデータは順次読み出され、
ＤＭＡ転送制御回路５によって前記指定されたバブルメ
モリ３のアドレスにＣＰＵバス７を介してＤＭＡ転送さ
れろ。
従来のバブルメモリを内蔵したデータ処理装置は以上の
ように構成され、バブルメモリ３に記憶されているデー
タがＤＭＡ転送制御回路５によりメインメモリ２へ直接
ＤＭＡ転送されておりＤ ＭＡ転送期間中はＣＰＵ１が
ホールドされるので、バブルメモリ３のアクセス頻度の
高いデータ処理装置にあってはＣＰＵ１の処理速度が低
下するという問題点を生ずる。又、データ転送が開始さ
れると一定時間内に順次バブルメモリ３をアクセスしな
げれば転送エラーとなるという問題点もあった。
ように構成され、バブルメモリ３に記憶されているデー
タがＤＭＡ転送制御回路５によりメインメモリ２へ直接
ＤＭＡ転送されておりＤ ＭＡ転送期間中はＣＰＵ１が
ホールドされるので、バブルメモリ３のアクセス頻度の
高いデータ処理装置にあってはＣＰＵ１の処理速度が低
下するという問題点を生ずる。又、データ転送が開始さ
れると一定時間内に順次バブルメモリ３をアクセスしな
げれば転送エラーとなるという問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、ＤＭＡ転送によるＣＰＵＩの処理速度の低下
を防止することが可能であるとともにデータの転送エラ
ーの発生を防止することが可能なデータ処理装置を得る
ことを目的とする。
たもので、ＤＭＡ転送によるＣＰＵＩの処理速度の低下
を防止することが可能であるとともにデータの転送エラ
ーの発生を防止することが可能なデータ処理装置を得る
ことを目的とする。
この発明に係るデータ処理装置は、第１のバスに接続す
るバッファを設け、該バッファと前記データ転送制御手
段及びバブルメモリコントローラとが、前記ＣＰＵとは
接続されていない第２のバスを介して接続されているも
のである。
るバッファを設け、該バッファと前記データ転送制御手
段及びバブルメモリコントローラとが、前記ＣＰＵとは
接続されていない第２のバスを介して接続されているも
のである。
この発明におけるデータ処理装置は、バッファとバブル
メモリとの間のデータのＤＭＡ転送は、第２のバスを介
して行なわれるために、ＣＰＵは前記ＤＭＡ転送中もホ
ールドされることなく動作し、又データ転送エラーの発
生もなくなる。
メモリとの間のデータのＤＭＡ転送は、第２のバスを介
して行なわれるために、ＣＰＵは前記ＤＭＡ転送中もホ
ールドされることなく動作し、又データ転送エラーの発
生もなくなる。
以下この発明の一実施例を図について説明する。
第１図はこの発明の一実施例に従うデータ処理装置のブ
ロック図である。第１図において、１はＣＰＵ、２は例
えばＲＡＭが使用されているメインメモリ、３はバブル
メモリ、、４は前記バブルメモリ３の駆動を制御するバ
ブルメモリコントローラ、５はバブルメモリ３とコモン
メモリ６との間で行゛なわれる入出力データの直接転送
を制御するＤＭＡ転送制御回路で、該ＤＭＡ転送制御回
路５は前記ＣＰＵ１からの指令出力に基づいて駆動され
るようになっている。６はバブルメモリデータを格納す
るコモンメモリである。前述したＣ Ｐ Ｕｌ、メイン
メモリ２、バブルメモリコントローラ４、ＤＭＡ転送制
御回路５、コモンメモリ６は夫々ＣＰＵバス７を介して
接続されている。バブルメモリコントローラ４、ＤＭＡ
転送制御回路５、コモンメモリ６は夫々前記ＣＰＵ１に
は接続されていないローカルバス８を介して接続されて
いる。
ロック図である。第１図において、１はＣＰＵ、２は例
えばＲＡＭが使用されているメインメモリ、３はバブル
メモリ、、４は前記バブルメモリ３の駆動を制御するバ
ブルメモリコントローラ、５はバブルメモリ３とコモン
メモリ６との間で行゛なわれる入出力データの直接転送
を制御するＤＭＡ転送制御回路で、該ＤＭＡ転送制御回
路５は前記ＣＰＵ１からの指令出力に基づいて駆動され
るようになっている。６はバブルメモリデータを格納す
るコモンメモリである。前述したＣ Ｐ Ｕｌ、メイン
メモリ２、バブルメモリコントローラ４、ＤＭＡ転送制
御回路５、コモンメモリ６は夫々ＣＰＵバス７を介して
接続されている。バブルメモリコントローラ４、ＤＭＡ
転送制御回路５、コモンメモリ６は夫々前記ＣＰＵ１に
は接続されていないローカルバス８を介して接続されて
いる。
次に上述した構成のデータ処理装置の動作について以下
に説明する。バブルメモリ３に記憶されているデータの
読み出しに際しては、前記データを記憶させるべきコモ
ンメモリ６のアドレスをＤＭＡ転送制御回路５にセット
すべ（ＣＰＵバス７らＣＰＵバス７を介して該ＤＭＡ転
送制御回路５に所定の信号が出力されろ。前記ＤＭＡ転
送制御回路５にアドレスがセットされると、ＣＰＵ１は
ＣＰＵバスγを介しテハフルメモリコントローラ４にバ
ブルメモリ３から読み出すべきデータのアドレス、デー
タ数、読み出し命令をセットすべく所定の信号を出力す
る。これによってバブルメモリ３に記憶されているデー
タは順次読み出され、ＤＭＡ転送制御回路５１／Ｉ：よ
り前記ＣＰＵ１によって指定されたコモンメモリ６のア
ドレスにローカルバス８を介してＤＭＡ転送されろ。一
方コモンメモリ６に記憶され【いるデータのバブルメモ
リ３への書き込みに際しては前記データが記憶されてい
るコモンメモリ６のアドレスをＤＭＡ転送制御回路５に
セットすべくＣＰＵ１からＣＰＵ／＜スフを介ｌ−て該
ＤＭＡ転送制御回路５に所定の信号が出力される。前記
ＤＭＡ転送制御回路５にアドレスがセットされると、Ｃ
ＰＵ１はＣＰＵバス７を介してバブルメモリコントロー
ラ４にバブルメモリ３へ書き込むべきデータのアドレス
、データ数、書き込み命令をセットすべく所定の信号を
出力する。これによってコモンメモリ６に記憶されてい
るデータは順次読み出され、ＤＭＡ＠送制御回路５によ
り前記ＣＰＵ１によって指定されたバブルメモリ３のア
ドレスにローカルバス８を介してＤＭＡ転送される。
に説明する。バブルメモリ３に記憶されているデータの
読み出しに際しては、前記データを記憶させるべきコモ
ンメモリ６のアドレスをＤＭＡ転送制御回路５にセット
すべ（ＣＰＵバス７らＣＰＵバス７を介して該ＤＭＡ転
送制御回路５に所定の信号が出力されろ。前記ＤＭＡ転
送制御回路５にアドレスがセットされると、ＣＰＵ１は
ＣＰＵバスγを介しテハフルメモリコントローラ４にバ
ブルメモリ３から読み出すべきデータのアドレス、デー
タ数、読み出し命令をセットすべく所定の信号を出力す
る。これによってバブルメモリ３に記憶されているデー
タは順次読み出され、ＤＭＡ転送制御回路５１／Ｉ：よ
り前記ＣＰＵ１によって指定されたコモンメモリ６のア
ドレスにローカルバス８を介してＤＭＡ転送されろ。一
方コモンメモリ６に記憶され【いるデータのバブルメモ
リ３への書き込みに際しては前記データが記憶されてい
るコモンメモリ６のアドレスをＤＭＡ転送制御回路５に
セットすべくＣＰＵ１からＣＰＵ／＜スフを介ｌ−て該
ＤＭＡ転送制御回路５に所定の信号が出力される。前記
ＤＭＡ転送制御回路５にアドレスがセットされると、Ｃ
ＰＵ１はＣＰＵバス７を介してバブルメモリコントロー
ラ４にバブルメモリ３へ書き込むべきデータのアドレス
、データ数、書き込み命令をセットすべく所定の信号を
出力する。これによってコモンメモリ６に記憶されてい
るデータは順次読み出され、ＤＭＡ＠送制御回路５によ
り前記ＣＰＵ１によって指定されたバブルメモリ３のア
ドレスにローカルバス８を介してＤＭＡ転送される。
なお、上記実施例ではコモンメモリ６とバブルメモリ３
との間で行なわれるデ・−夕の直接転送を制御する手段
としてＤＭＡ転送制御回路５を用いているが、ＤＭＡ転
送制御回路５に代えて簡単なプリセット可能なアドレス
カウンタを用いてもよい。又、上記実施例で用−・たコ
モンメモリ６に代えてｅｐＵｌとバブルメモリコントロ
ーラ４間のデータ転送を実行するファーストインファー
ストアウトレジスタ（Ｆ Ｉ ＦＯ）を用いることも可
能である。
との間で行なわれるデ・−夕の直接転送を制御する手段
としてＤＭＡ転送制御回路５を用いているが、ＤＭＡ転
送制御回路５に代えて簡単なプリセット可能なアドレス
カウンタを用いてもよい。又、上記実施例で用−・たコ
モンメモリ６に代えてｅｐＵｌとバブルメモリコントロ
ーラ４間のデータ転送を実行するファーストインファー
ストアウトレジスタ（Ｆ Ｉ ＦＯ）を用いることも可
能である。
以上のようにこの発明によれば、バッファとバブルメモ
リとの間のデータのＤＭＡ転送は、第２のバスを介して
行なわれるために、ＤＭＡ転送によるＣＰＵの処理速度
の低下を防止することができるとともにデータの転送エ
ラーの発生を防止することが可能なデータ処理装置が得
られる効果がある。
リとの間のデータのＤＭＡ転送は、第２のバスを介して
行なわれるために、ＤＭＡ転送によるＣＰＵの処理速度
の低下を防止することができるとともにデータの転送エ
ラーの発生を防止することが可能なデータ処理装置が得
られる効果がある。
第１図はこの発明の一実施例に従うデータ処理装置の構
成を示すブロック図、第２図は従来のデータ処理装置の
構成を示すブロック図である。 図において、１はＣＰＵ、２はメインメモリ、３はバブ
ルメモリ、４はバフルメモリコントローラ、５はＤＭＡ
転送制御回路、６はコモンメモリ、７はＣＰＵバＸ、８
に！ローカルノ（スである。 なお、各図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 １］゛１ 代理人 弁理士 １）澤 博 昭 ・・１
（外２名） ゛ 第１図 ７：ＣＰＵハ゛ス ８：ローカルバス
成を示すブロック図、第２図は従来のデータ処理装置の
構成を示すブロック図である。 図において、１はＣＰＵ、２はメインメモリ、３はバブ
ルメモリ、４はバフルメモリコントローラ、５はＤＭＡ
転送制御回路、６はコモンメモリ、７はＣＰＵバＸ、８
に！ローカルノ（スである。 なお、各図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 １］゛１ 代理人 弁理士 １）澤 博 昭 ・・１
（外２名） ゛ 第１図 ７：ＣＰＵハ゛ス ８：ローカルバス
Claims (1)
- ＣＰＵとバブルメモリの駆動を制御するバブルメモリコ
ントローラと前記ＣＰＵからの指令出力に基づいて前記
バブルメモリを介して行なわれる入出力データの直接転
送を制御するデータ転送制御手段とが第１のバスを介し
て互いに接続されているデータ処理装置において、前記
第１のバスに接続するバッファを設け、該バッファと前
記データ転送制御手段及びバブルメモリコントローラと
が、前記ＣＰＵとは接続されていない第２のバスを介し
て接続されていることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136810A JPS61296459A (ja) | 1985-06-25 | 1985-06-25 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136810A JPS61296459A (ja) | 1985-06-25 | 1985-06-25 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296459A true JPS61296459A (ja) | 1986-12-27 |
Family
ID=15184033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136810A Pending JPS61296459A (ja) | 1985-06-25 | 1985-06-25 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296459A (ja) |
-
1985
- 1985-06-25 JP JP60136810A patent/JPS61296459A/ja active Pending
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