JPS599324Y2 - マルチプロセツサ装置 - Google Patents

Description

【考案の詳細な説明】 本考案は複数のプロセッサユニットからなるマルチプロ
セッサシステムに関する。

従来において、複数のプロセッサユニットを配置し、各
ユニット間で所定のデータを転送し合い、かつ個々のユ
ニットにおいて独自の演算処理を実行することにより、
高度の演算内容を高速で処理し得るようにしたマルチプ
ロセッサユニットが使用されている。

ところが、プロセッサユニット間におけるテ゛ータの転
送は、複数のインタフェース部に用いているため、各ユ
ニット間の接続関係が複雑になってしまうという欠点が
ある。

本考案はこのような欠点を解決するためになされたもの
で、その目的は簡単な接続関係で各プロセッサユニット
間のテ゛一夕転送を行なうことができるようにしたマル
チプロセッサシステムを提供することにある。

以下、図示する実施例に基づき本考案を詳細に説明する
。

図は本考案の一実施例を示すブロック図であって、第１
のプロセッサユニット （以下、マスクプロセッサとい
う）１と第２のプロセッサユニット（以下、スレイブプ
ロセッサという）２とは単一のインタフェース部３によ
って結合されている。

図において、マスクプロセッサ１は例えば゛μＰＤ７８
０（日本電気製）により構威され、１６ビットのアドレ
スバス出力Ａ。

−Ａ１５、８ビットのテ゛ータバス入出力Ｄ。

−Ｄ７、割込み信号人力ＩＮＴ、データ読出し信号出力
ＲＤ、入出力リクエスト信号出力ＩＯＲＱ、データ書込
み信号出力ＷＲ等を有し、アドレスバス出力ＡＯ Ａ
１５における下イ立８ビットのアドレス信号によって与
えられるスレイブプロセッサ２のテ゛バイス番号はテ゛
コーダ４において入出力リクエスト信号ＩＯＲＱか゛出
力されていることを条件にテ゛コードされ、チップセレ
クト信号ＣＳとして出力される。

なお、マスタフ゜ロセツサ１は上記以外の信号入出力を
有しているが、この実施例において使用しないものにつ
いては日本電気株式会社発行の「μＣＯＭ−８２ユーザ
ース・マニアル」（資料番号ＩＢＭ−６１６ Ｂ）に記
載され公知であるため、ここでの説明は省略する。

次に、スレイブプロセッサ２は例えば μＰＤ８０４９ （日本電気製）により構威され、８ビ
ット構或の２つの入出力ポー｝ＰＩ，Ｐ２を有し、入出
力ポー｝ＰＩからはマスクプロセッサ側に転送すべきデ
ータを出力する。

そして、端子ＴＯに信号が入力されると、その転送テ゛
一夕の送出を停止する。

また、入出力ポー｝Ｐ２からは転送データをインタフェ
ース部３に記憶させるためのストローブ信号ＳＴＢおよ
びマスタプロセッサ側からの転送データを受取ったこと
を示すアクノリツジ信号ＡＣＫならびにマスクプロセッ
サ１に対する割込み信号ＩＮＴを出力する。

なお、これらの信号ＳＴＢ，ＡＣＫ，ＩＮＴは入出力拡
張ユニット５を介して出力される。

スレイブプロセッサ２は割込み信号ＩＮＴｓが与えられ
ると、インタフェース部３にマスクプロセッサ１から転
送記憶されているテ゛ータを読取るための割込み応答処
理を行う。

インタフェース部３は動作モードがプログラム可能であ
ると共に、伝送データを記憶するレジスタを備えたプロ
グラマブル・ペリフエラル・インタフェース（例えば、
日本電気製のμＰＤ ８２５５）により構威され、次の
第１表に示すような３組のプログラム可能な入出力ポー
｝ＰＡ，ＰＢ，ＰＣを有し、このうち入出力ポー｝ＰＡ
が転送データの入出力ポートとしてモード２の状態、す
なわち双方向入出力ポートとして使用されると共に、ボ
ー｝ＰＣの一部がテ゛一夕転送のための制御を行う信号
入出力ポートとしてモード２の状態で使用される。

第２表にモード２の状態におけるポー｝ＰＡ−ＰＣの入
出力信号を示している。

また、このインタフェース部３はテ゛一夕書込み信号Ｗ
Ｒ、テ゛一夕読出し信号ＲＤ、ポート指定信号Ａ１およ
びＡＯ、チップセレクト信号ＣＳの人出端子を有し、ポ
ー１−ＰＡは信号Ａ１およびＡＯを共に“０”にするこ
とによって選択される。

但し、この実施例では、マスクプロセッサ１のアドレス
信号Ａ１，Ａｏが入力される。

一方、モード２の選択はマスクプロセッサ１がらの８ビ
ットのコントロールワードの設定によって行なわれる。

この場合、コントロールワードを含むマスクプロセッサ
１からの転送データの書込みはテ゛一夕書込み信号ＷＲ
によって行なわれ、スレイブプロセッサ２からの転送デ
ータおよびインタフェース部３のステータステ゛一夕の
読出しはデータ読出し信号ＲＤによって行なわれる。

ここで、第２表における信号ＯＢＦ，ＡＣＫ，ＩＢＦ，
ＳＴＢ，ＩＮＴＲのうち、信号ＩＮＴＲは使用していな
い。

また、信号ＩＢＦはスレイブプロセッサ２からの転送デ
ータが入出力ポー｝ＰＡに記憶され、未だマスクプロセ
ッサ１から読出されていないことを示す信号であり、マ
スクプロセッサ１からのデータ読出し信号ＲＤによって
その記憶データの読出しが完了すると゛゜０゛レベルに
復帰する。

そして、この゜゜０“レベルの信号ＩＢＦはスレイブプ
ロセッサ２の端子ＴＯに入力され、これによってスレイ
ブプロセッサ２は入出力ポー｝−ＰＡへの転送データの
送出を停止する。

また、信号ＯＢＦはマスクプロセッサ１からの転送テ゛
一夕が入出力ポー｝ＰＡに記憶されていることを示す信
号であり、この信号ＯＢＦはスレイブプロセッサ２に対
し割込み信号ＩＮＴｓとして与えられている。

なお、このインタフエース部３の詳細な動作については
日本電気株式会社発行の「μＰＤ ８２５５の使い方」
（資料番号ＩＥＭ−５８７ Ａ）に記載され公知である
ため、ここでの説明は省略する。

また、上記構戊説明において、信号名に付したオーバラ
インは゛Ｏ″レベルで有意であることを示している。

以上のような構戊において、まず初期状態においてはイ
ンタフェース部３の入出力ポー｝ＰＡおよびＰＣの一部
をモード２の双方向人出力ポートとして機能させるため
、マスクプロセッサ１からインタフェース部３に対しコ
ントロールワードがセットされる。

次に、マスクプロセッサ１がスレイブプロセッサ側にデ
ータを転送したい場合、アドレスバス出力（Ａｏ ＝Ａ
ｔｓ ）にスレイブプロセッサ２の入出力デバイス番号
を送出し、デコーダ４からチップセレクト信号ＣＳを出
力せしめ、このチツフ゜セレクト信号ＣＳをインタフェ
ース部３に供給すると共に、アドレス信号ＡＩ，ＡＯを
“０”としてインタフェース部３に供給する。

そして、データパス出力（Ｄｏ ’＝Ｄ７）に転送デー
タを送出し、次いでデータ書込み信号ＷＲをインタフェ
ース部３に供給する。

これによって、マスクプロセッサ１からの転送デ゛一夕
はインタフェース部３の内部に記憶される。

すると、インタフェース部３から信号ＯＢＦが出力され
、この信号ＯＢＦがスレイブフ゜ロセツサ２の割込み信
号ＩＮＴｓとして供給される。

これによって、スレイブプロセッサ２は、インタフェー
ス部３に記憶されたマスクプロセッサ１がらの転送デー
タを割込み応答処理によって読取る。

この後、インタフェース部３は入出力ポー｝Ｐ２および
入出力拡張ユニット５を介してアクノリッジ信号ＡＣＫ
（転送データを受取ったことを示す信号）をインタフェ
ース部３に返送する。

これにより、インタフェース部３からの信号ＯＢＦの送
出は停止され、１つのデータの転送処理が完了する。

次に、スレイブプロセッサ２がマスクプロセッサ側にデ
ータを送る場合、スレイブプロセッサ２は転送すべきデ
ータをポートＰ１がらデータパス出力に送出しておき、
次にこのテ゛一夕をインタフェース部３に記憶させるた
めにポー｝Ｐ２および入出力拡張ユニット５を介してス
トローブ信号ＳＴＢをインタフェース部３に与える。

すると、スレイブプロセッサ２からの転送データはイン
タフエース部３に記憶される。

この時、転送データがインタフェース部３に記憶される
と、その記憶内容がマスクプロセッサ１から未だ読出さ
れていないことを示す信号ＩＢＦがインタフェース部３
の端子ＴＯに対して返送される。

これによって、スレイブプロセッサ２はポー｝ＰＩから
の転送データの送出およびポートＰ２からのストローブ
信号ＳＴＢの送出を停止する。

この後、インタフェース部３はマスクプロセッサ１がこ
のインタフェース部３に記憶された転送データを割込み
応答によって読取るための割込み信号ＩＮＴをポー｝Ｐ
２および入出力拡張ユニット５を介して送出する。

すると、マスクプロセッサ１はスレイブプロセッサ側の
割込み信号ＩＮＴに対し、テ゛一夕読出し信号ＲＤを出
力する。

このデータ読出し信号ＲＤは、Ａ１＝“０”，ＡＯ＝“
０”，ＣＳ二“０”の信号と共にインタフェース部３に
入力される。

これにより、インタフェース部３に記憶されたテ゛一夕
はマスクプロセッサ１に読取られる。

この時、インタフエース部３に記憶されたデータがマス
クプロセッサ１に読取られると、インタフェース部３か
ら出力される信号ＩＢＦは“０”となるため、スレイブ
プロセッサ２は割込み信号ＩＮＴの送出を停止する。

このように本考案によれば、２つのプロセッサユニット
間におけるデータ転送を単一のインタフェース部によっ
て行うことができ、各ユニット間の結合関係を簡単なも
のとすることができる。

なお、上記実施例では２つのプロセッサユニットで構或
される例を説明したが、さらに多数のプロセッサユニッ
トを含む構戊であつでも同様に実施できる。

但し、この場合にはスレイブ側がらの割込み信号を優先
制御する必要がある。

【図面の簡単な説明】

図は本考案の一実施例を示すブロック図である。 １・・・・・・マスクプロセッサ、２・・・・・・スレ
イブプロセッサ、３・・・・・・インタフェース部、４
・・・・・・テ゛コーダ、５・・・・・・入出力拡張ユ
ニット。

Claims (1)

1. 【実用新案登録請求の範囲】 第１プロセッサと第２プロセッサとの相互間で゛テ゛一
   夕伝送および伝送テ゛一夕に基づく所定演算処理を行う
   マルチプロセッサ装置において、伝送データを記憶する
   レジスタを備え、データの伝送方向が双方向に切換え可
   能なプログラマブル・ペリフエラル・インタフェースを
   前記第１プロセッサと第２プロセッサのテ゛一タバス間
   に配置し、第１プロセッサから第２プロセッサへのデー
   タは第１プロセッサから発せられるデータ書込み信号に
   より前記レジスタに記憶させ、その記憶データは前記プ
   ログラマブル・ペリフエラル・インタフェースから発せ
   られる前記レジスタにデータが記憶されたことを示す信
   号を前記第２プロセッサに割込み信号として与えること
   により、第２プロセッサが割込み応答により受取るよう
   になし、 第２プロセッサから第ｌプロセッサへのデータは前記レ
   ジスタに第２プロセッサから伝送データを予め記憶させ
   た後第１プロセッサへ割込み信号を与え、第１プロセッ
   サが割込み応答におけるデータリード信号を前記プログ
   ラマブル・ペリフエラル・インタフェースに与えること
   により受取るように構或したことを特徴とするマルチプ
   ロセッサ装置。