JPS61296751A - 集積回路チツプ - Google Patents
集積回路チツプInfo
- Publication number
- JPS61296751A JPS61296751A JP60138825A JP13882585A JPS61296751A JP S61296751 A JPS61296751 A JP S61296751A JP 60138825 A JP60138825 A JP 60138825A JP 13882585 A JP13882585 A JP 13882585A JP S61296751 A JPS61296751 A JP S61296751A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- integrated circuit
- pad
- memory
- case
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、小型で大容量の集積回路を構成するのに適し
た集積回路チップに関する。
た集積回路チップに関する。
（従来技術およびその問題点）
大規模集積回路は、チップを同一寸法のケースに収める
ようにして、且つ１チツプあたりの収容回路数を増大さ
せることにより、高集褌化されて来た。そのためこの集
積回路を複数個用いて構成された装置の実装密度は１チ
ツプあたりの収容回路数の増大に比例して増大してきた
。
ようにして、且つ１チツプあたりの収容回路数を増大さ
せることにより、高集褌化されて来た。そのためこの集
積回路を複数個用いて構成された装置の実装密度は１チ
ツプあたりの収容回路数の増大に比例して増大してきた
。
ところが従来の集積回路チップではケースを限定すると
、それに従い集積回路チップの最大寸法も決ってしまう
。そこで、チップあたりの収容回路数を増やすには、そ
の分だけ１回路あたりの面積を小さくしなければならな
かった。一方回路の寸法は、回路が正常に動作するため
に、ある大きさ以下にできない。このことから、集積回
路チップを収めるケースを従来のままにして、そのチッ
プに収容する回路数を増やすことには限界があった。例
えばメモリ集積回路、特に大容量ランダムアクセスメモ
リの場合には、こり限界は１メガビツトのメモリチップ
においてすでに問題となっている。このことは技術誌「
日経エレクトロニクス」１９８４年６月４日号１６１ペ
ージや同誌１９８４年９月２４日号２５５ページの海外
技術速報では１メガビツトメモリのケース寸法を大きく
する問題が報じられている。ところが、ケース寸法を大
きくすることはこのメモリ集積回路を複数個用いて構成
されたメモリ装置の実装密度を低下させてしまう。
、それに従い集積回路チップの最大寸法も決ってしまう
。そこで、チップあたりの収容回路数を増やすには、そ
の分だけ１回路あたりの面積を小さくしなければならな
かった。一方回路の寸法は、回路が正常に動作するため
に、ある大きさ以下にできない。このことから、集積回
路チップを収めるケースを従来のままにして、そのチッ
プに収容する回路数を増やすことには限界があった。例
えばメモリ集積回路、特に大容量ランダムアクセスメモ
リの場合には、こり限界は１メガビツトのメモリチップ
においてすでに問題となっている。このことは技術誌「
日経エレクトロニクス」１９８４年６月４日号１６１ペ
ージや同誌１９８４年９月２４日号２５５ページの海外
技術速報では１メガビツトメモリのケース寸法を大きく
する問題が報じられている。ところが、ケース寸法を大
きくすることはこのメモリ集積回路を複数個用いて構成
されたメモリ装置の実装密度を低下させてしまう。
そこで、本発明の目的は、ケースの寸法を大きくしたり
、単位回路の寸法を小さくしたりしなくても、１ケース
に収容できる回路数を容易に増やすことのできる集積回
路チップを提供することにある。
、単位回路の寸法を小さくしたりしなくても、１ケース
に収容できる回路数を容易に増やすことのできる集積回
路チップを提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する集積回
路チップは、互いに電気的に接続され且つチップの同一
位置の表裏に配置された外部との接続用パッド対を具備
することを特徴とする。
路チップは、互いに電気的に接続され且つチップの同一
位置の表裏に配置された外部との接続用パッド対を具備
することを特徴とする。
（実施例）
第１図（ａ）〜（Ｃ）は本発明の集積回路チップの一実
施例であるメモリ集積回路チップ（以下、メモリチップ
と略称する）の構造を示す模式的な斜視図である。同図
（５Ｌ）は上記チップを回路素子の形成された表側の斜
から見たところを、（ｂ）はそのチップを裏側の斜から
見たところを、（Ｃ）はパッド部を拡大透視し斜め上方
から見たところをそれぞれ示す。図において、１０は実
施例でらる集積回路チップ、１１は該チップの表面、１
２はその裏面、１３１は表面に形成されたパッド、１３
２は１３１と電気的に接続され、１３１と同じ位置の裏
面に形成されたパッド、１４は１３１と１３２を電気的
につなぐため形成され、導電体で埋められたピアホール
をそれぞれ示す。第１図の例では１３１，１３２と同様
のパッドは全部で３つ示されている。
施例であるメモリ集積回路チップ（以下、メモリチップ
と略称する）の構造を示す模式的な斜視図である。同図
（５Ｌ）は上記チップを回路素子の形成された表側の斜
から見たところを、（ｂ）はそのチップを裏側の斜から
見たところを、（Ｃ）はパッド部を拡大透視し斜め上方
から見たところをそれぞれ示す。図において、１０は実
施例でらる集積回路チップ、１１は該チップの表面、１
２はその裏面、１３１は表面に形成されたパッド、１３
２は１３１と電気的に接続され、１３１と同じ位置の裏
面に形成されたパッド、１４は１３１と１３２を電気的
につなぐため形成され、導電体で埋められたピアホール
をそれぞれ示す。第１図の例では１３１，１３２と同様
のパッドは全部で３つ示されている。
次に第１図実施例の回路を説明するが、この実施例の回
路には従来のメモリチップと同じ回路部分を含むから、
まずその従来のメモリチップの入出力端子の構成つ一例
を説明する。第２図はその入出力端子構成を示す図であ
る。この図の２１は従来のメモリチップ、Ｖｌ）り、
σＮ、Ｄは電源供給漏子、Ａｌｔ ４ ｍ ”’ｅ
Ａｎはｎのアドレス入力端子、ｗｇは書き込み読み出し
制御信号入力端子、ＤｘＭは書き込みデータ入力端子、
Ｄａｖｙは読み出しデータ出力端子をそれぞれ示す。こ
のメモリチップはＣＥとＷＥが高レベルのときアドレス
Ａ１ ｔ Ａ４ ｅ・・・＋ ＡｎのメモリセルにＤｘ
ｙｉに対応する情報が書き込ま五る。ＣＥが高、ＷＥが
低レベルのとき、アドレスに１＋ Ａ、＋ ＝、ｐ Ａ
ｎめメモリセルの内容がＤＯυテ （出力される。ＧＥ
が低レベルのときにはＤｏｔｒｙ は浮遊状態となる
。
路には従来のメモリチップと同じ回路部分を含むから、
まずその従来のメモリチップの入出力端子の構成つ一例
を説明する。第２図はその入出力端子構成を示す図であ
る。この図の２１は従来のメモリチップ、Ｖｌ）り、
σＮ、Ｄは電源供給漏子、Ａｌｔ ４ ｍ ”’ｅ
Ａｎはｎのアドレス入力端子、ｗｇは書き込み読み出し
制御信号入力端子、ＤｘＭは書き込みデータ入力端子、
Ｄａｖｙは読み出しデータ出力端子をそれぞれ示す。こ
のメモリチップはＣＥとＷＥが高レベルのときアドレス
Ａ１ ｔ Ａ４ ｅ・・・＋ ＡｎのメモリセルにＤｘ
ｙｉに対応する情報が書き込ま五る。ＣＥが高、ＷＥが
低レベルのとき、アドレスに１＋ Ａ、＋ ＝、ｐ Ａ
ｎめメモリセルの内容がＤＯυテ （出力される。ＧＥ
が低レベルのときにはＤｏｔｒｙ は浮遊状態となる
。
第３図は第１図実施例のメモリチップの回路の一例を示
す図である。この図の３１は第２図で示した従来例のメ
モリチップ２１と同一の構成部分を示す。本実施例のメ
モリチップ（破線で囲まれた部分）１０は上記従来例の
メモリチップ構成部３１に第３図に示された論理回路を
付加した構成である。３３１，３３２は論理積演算子、
３４１，３４２゜３４３．３４４はインバータ、３５１
，３５２ｅ３５３．３５４，３５５はレーザによって切
断できるフユーズ素子（ここでは何らかの方法で永久的
に状態を変えられる素子のことをフユーズ素子と呼ぶ）
をそれぞれ示す。Ａｎ＋１．Ａｎ ＋ ｔ は拡張した
アドレスの入力端子をそれぞれ示す。このメモリチップ
１０はフユーズ素子３５５と、３５１又は３５２のどち
らか一方と、３５３又は３５４のどちらか一方と、計３
つのフユーズ素子を切断して使う。この場合、このメモ
リチップは、切断されたフェーズ素子に対応した拡張ア
ドレスのときのみ選択され、データを出力できる。例え
ば７ユーズ素子、３５５，３５１．３５３が切断された
場合、（Ａｎ ＋ｓ ｗ Ａｎ＋ｔ ） ＝ （Ｌ Ｏ
）のときにこのメモリテップが選択可能となる。
す図である。この図の３１は第２図で示した従来例のメ
モリチップ２１と同一の構成部分を示す。本実施例のメ
モリチップ（破線で囲まれた部分）１０は上記従来例の
メモリチップ構成部３１に第３図に示された論理回路を
付加した構成である。３３１，３３２は論理積演算子、
３４１，３４２゜３４３．３４４はインバータ、３５１
，３５２ｅ３５３．３５４，３５５はレーザによって切
断できるフユーズ素子（ここでは何らかの方法で永久的
に状態を変えられる素子のことをフユーズ素子と呼ぶ）
をそれぞれ示す。Ａｎ＋１．Ａｎ ＋ ｔ は拡張した
アドレスの入力端子をそれぞれ示す。このメモリチップ
１０はフユーズ素子３５５と、３５１又は３５２のどち
らか一方と、３５３又は３５４のどちらか一方と、計３
つのフユーズ素子を切断して使う。この場合、このメモ
リチップは、切断されたフェーズ素子に対応した拡張ア
ドレスのときのみ選択され、データを出力できる。例え
ば７ユーズ素子、３５５，３５１．３５３が切断された
場合、（Ａｎ ＋ｓ ｗ Ａｎ＋ｔ ） ＝ （Ｌ Ｏ
）のときにこのメモリテップが選択可能となる。
本“実施例のメモリチップ１０は、第１図の構造をもち
、第３図の回路構成をもつ。このメモリチップ１０は次
のような特徴をもつ。
、第３図の回路構成をもつ。このメモリチップ１０は次
のような特徴をもつ。
本メモリチップ１０を得るため、従来のメモリチップ構
成３１に付加する必要のある論理回路部は極めて小さい
。表面のパッドと電気的に接続されたパッドをチップの
裏面にも作る第１図の構造は表面にのみパッドのおる従
来構造のチップに小さな面積のピアホールを設けるだけ
で得られる。
成３１に付加する必要のある論理回路部は極めて小さい
。表面のパッドと電気的に接続されたパッドをチップの
裏面にも作る第１図の構造は表面にのみパッドのおる従
来構造のチップに小さな面積のピアホールを設けるだけ
で得られる。
以上のことからメモリチップ１００寸法は、従来のメモ
リチップ構成３１をもち、表面にのみパッドのある従来
構造をもつ従来のメモリチップの寸法と大差ないものに
できる。そのため同一寸法の半導体結晶基板上にくり返
してメモリテッグ１０を作った場合、一枚の基板から取
れるチップ数は従来のメモリチップとそう変わらない１
．その製造方法もピアホールと裏面パッド部の形成を除
けば従来のメモリチップのそれと変わらない。メモリチ
ップ１０ではフユーズ素子を必要とするが、最近の大容
量メモリチップでは冗長構成を取っているものが多く、
その冗長回路にはフユーズ素子が必ず使われる。メモリ
チップ１０で使うフユーズ素子として、冗長回路に使わ
れるフユーズ素子と同じものが使えるので、フユーズ素
子を作るための特別の製造工程は不要である。
リチップ構成３１をもち、表面にのみパッドのある従来
構造をもつ従来のメモリチップの寸法と大差ないものに
できる。そのため同一寸法の半導体結晶基板上にくり返
してメモリテッグ１０を作った場合、一枚の基板から取
れるチップ数は従来のメモリチップとそう変わらない１
．その製造方法もピアホールと裏面パッド部の形成を除
けば従来のメモリチップのそれと変わらない。メモリチ
ップ１０ではフユーズ素子を必要とするが、最近の大容
量メモリチップでは冗長構成を取っているものが多く、
その冗長回路にはフユーズ素子が必ず使われる。メモリ
チップ１０で使うフユーズ素子として、冗長回路に使わ
れるフユーズ素子と同じものが使えるので、フユーズ素
子を作るための特別の製造工程は不要である。
本メモリチップ１０の検査選別は従来のメモリチップ２
１と同様である。フユーズ素子がまだ切断されていない
時には、ノード３６は高レベルなのでアドレスＡＨ＋１
＋ Ａｎ ＋４に関係なくメモリチップ１０は従来メ
モリチップ２１と同じ動作をする０ フユーズ素子を切断して完成したメモリチップ１０は次
のようにケースへ実装される。第４図はその実装構造を
採用してなるメモリ集積回路の一例を示す斜視図である
。この図の４１は４枚のメモリチップ１０を表裏の同位
置ＶＣオるパッドが互いに合うように積層し拡散溶接を
用いて貼ってなる積層チップ構造である。また、４２は
ケース、４３はケースの足４５とメモリチップの接続に
使うケース側のパッド、４４はメモリチップとケースの
パッド間をつなぐボンディングワイヤをそれぞれ示す。
１と同様である。フユーズ素子がまだ切断されていない
時には、ノード３６は高レベルなのでアドレスＡＨ＋１
＋ Ａｎ ＋４に関係なくメモリチップ１０は従来メ
モリチップ２１と同じ動作をする０ フユーズ素子を切断して完成したメモリチップ１０は次
のようにケースへ実装される。第４図はその実装構造を
採用してなるメモリ集積回路の一例を示す斜視図である
。この図の４１は４枚のメモリチップ１０を表裏の同位
置ＶＣオるパッドが互いに合うように積層し拡散溶接を
用いて貼ってなる積層チップ構造である。また、４２は
ケース、４３はケースの足４５とメモリチップの接続に
使うケース側のパッド、４４はメモリチップとケースの
パッド間をつなぐボンディングワイヤをそれぞれ示す。
ここで積層チップ構造４１をなす４つのメモリチップ１
０それぞれに゛おける各フユーズ素子は、それらの拡張
アドレス（Ａｎ ＋ １ ＋ Ａｎ ＋ ｔ ）がそれ
ぞれ（０，０）、 （０，１）、 （１，０）。
０それぞれに゛おける各フユーズ素子は、それらの拡張
アドレス（Ａｎ ＋ １ ＋ Ａｎ ＋ ｔ ）がそれ
ぞれ（０，０）、 （０，１）、 （１，０）。
（１，１）に対応するように切断しである。そこで、第
４図のメモリ集積回路は、アドレスがＡ１゜Ａ４ｔ・＋
＋、 Ａｎとなる従来のメモリチップ２１０４倍の記憶
容量をもつメモリ集積回路となる。
４図のメモリ集積回路は、アドレスがＡ１゜Ａ４ｔ・＋
＋、 Ａｎとなる従来のメモリチップ２１０４倍の記憶
容量をもつメモリ集積回路となる。
通常集積回路ケースの厚さは４〜５認であり、集積回路
チップの厚さは０．１〜０．２ｍである。よって第４図
に示す方式の積層実装は数十層まで容易に行なえる。
チップの厚さは０．１〜０．２ｍである。よって第４図
に示す方式の積層実装は数十層まで容易に行なえる。
本メモリ集積回路では、−緒に積層実装される４つのメ
モリチップ１０が、切断されたフェーズ素子を除いて、
全く同じであり、それら４チツプを区別して取り扱う必
要がない。そのため製造、検査、積層順序などは各チッ
プを区別する必要はなく一括に取り扱える。−緒に実装
する４つのチップの選択にのみ注意を払えばよい。その
ため従来のメモリチップ２１が持っていた一括生産、一
括検査、一括実装の特徴はほとんど失われない。
モリチップ１０が、切断されたフェーズ素子を除いて、
全く同じであり、それら４チツプを区別して取り扱う必
要がない。そのため製造、検査、積層順序などは各チッ
プを区別する必要はなく一括に取り扱える。−緒に実装
する４つのチップの選択にのみ注意を払えばよい。その
ため従来のメモリチップ２１が持っていた一括生産、一
括検査、一括実装の特徴はほとんど失われない。
以上実施例として、第１図の構造と第３図の回路構成を
もつメモリチップを挙げたが、本発明はこれに限るわけ
ではない。また、フェーズ素子としてはレーザで切断す
るものを用いて説明したが、これも他のもの、例えば電
気的切断するものや、逆に短絡させるもの、読み出し専
用メモリセルを用いるものでも差支えない。
もつメモリチップを挙げたが、本発明はこれに限るわけ
ではない。また、フェーズ素子としてはレーザで切断す
るものを用いて説明したが、これも他のもの、例えば電
気的切断するものや、逆に短絡させるもの、読み出し専
用メモリセルを用いるものでも差支えない。
（発明の効果）
以上説明したように本発明の乗積回路チップでは、従来
の集積回路テップと同様に一括製造、一括検査、一括実
装ができ、さらに単位回路の寸法を小さくするとと咋〈
従来と同寸法のケースに収容できる回路数を増やすこと
ができる。
の集積回路テップと同様に一括製造、一括検査、一括実
装ができ、さらに単位回路の寸法を小さくするとと咋〈
従来と同寸法のケースに収容できる回路数を増やすこと
ができる。
第１図（ａ）＝ （ｂ）−（ｃ）は、本発明の一実施例
であるメモリ集積回路チップの構造を示す模式的な斜視
図でおり、同図（ａ）は上記チップを回路素子の形成さ
れた表側より見たところ、同図（ｂ）は裏側より見たと
ころ、同図ＣＣ）はパッド部を拡大透視したところをそ
れぞれ示す。第２図は従来のメモリチップの入出力端子
の構成の一例を示す図でおる。第３図は第１図実施例の
回路構成を示す図である。第４図は第１図実施例を４層
に積層してなるメモリ集積回路の一例を示す斜視図でお
る。 代理人 弁理士 本 庄 伸 介 第２図 メ６り今一ノプ
であるメモリ集積回路チップの構造を示す模式的な斜視
図でおり、同図（ａ）は上記チップを回路素子の形成さ
れた表側より見たところ、同図（ｂ）は裏側より見たと
ころ、同図ＣＣ）はパッド部を拡大透視したところをそ
れぞれ示す。第２図は従来のメモリチップの入出力端子
の構成の一例を示す図でおる。第３図は第１図実施例の
回路構成を示す図である。第４図は第１図実施例を４層
に積層してなるメモリ集積回路の一例を示す斜視図でお
る。 代理人 弁理士 本 庄 伸 介 第２図 メ６り今一ノプ
Claims (1)
- 互いに電気的に接続され且つチップの同一位置の表裏に
配置された外部との接続用パッド対を具備することを特
徴とする集積回路チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138825A JPS61296751A (ja) | 1985-06-25 | 1985-06-25 | 集積回路チツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138825A JPS61296751A (ja) | 1985-06-25 | 1985-06-25 | 集積回路チツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296751A true JPS61296751A (ja) | 1986-12-27 |
| JPH0531821B2 JPH0531821B2 (ja) | 1993-05-13 |
Family
ID=15231101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138825A Granted JPS61296751A (ja) | 1985-06-25 | 1985-06-25 | 集積回路チツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296751A (ja) |
-
1985
- 1985-06-25 JP JP60138825A patent/JPS61296751A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531821B2 (ja) | 1993-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5943254A (en) | Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes | |
| JP4534132B2 (ja) | 積層型半導体メモリ装置 | |
| US6617694B2 (en) | Semiconductor chip, semiconductor device, methods of fabricating thereof, circuit board and electronic device | |
| US5165067A (en) | Semiconductor chip packages | |
| US7391634B2 (en) | Semiconductor memory devices having controllable input/output bit architectures | |
| JP5209927B2 (ja) | 半導体構造の製造方法 | |
| US5780925A (en) | Lead frame package for electronic devices | |
| JP2605968B2 (ja) | 半導体集積回路およびその形成方法 | |
| US20040145042A1 (en) | Semiconductor device | |
| US7091564B2 (en) | Semiconductor chip with fuse unit | |
| US6278616B1 (en) | Modifying memory device organization in high density packages | |
| US6378118B1 (en) | Semiconductor integrated circuit having a MPU and a DRAM cache memory | |
| JPH0992781A (ja) | 統合した回路を有するマルチチップ半導体構造およびその製造方法 | |
| JPH1187640A (ja) | 半導体装置および電子装置 | |
| JP4754201B2 (ja) | 半導体装置 | |
| JPS61296751A (ja) | 集積回路チツプ | |
| JPS61296592A (ja) | 半導体メモリ装置 | |
| GB2170657A (en) | Semiconductor memory device | |
| JPH0714002B2 (ja) | チップへの信号供給方法 | |
| EP3923325B1 (en) | Chip combination and chip | |
| JPS6034054A (ja) | メモリｉｃモジユ−ル | |
| US20240331739A1 (en) | Memory, Memory Use Method, Memory Manufacturing Method, and Electronic Device | |
| JP3082301B2 (ja) | 半導体記憶装置 | |
| KR100306967B1 (ko) | 반도체메모리집적회로장치의데이터입/출력회로배열 | |
| KR20030081033A (ko) | 칩 상에서 평면적으로 비사각형의 메모리 뱅크를 갖는반도체 메모리 장치 |