JPS6130957A - 半導体スイツチの駆動装置 - Google Patents
半導体スイツチの駆動装置Info
- Publication number
- JPS6130957A JPS6130957A JP14921184A JP14921184A JPS6130957A JP S6130957 A JPS6130957 A JP S6130957A JP 14921184 A JP14921184 A JP 14921184A JP 14921184 A JP14921184 A JP 14921184A JP S6130957 A JPS6130957 A JP S6130957A
- Authority
- JP
- Japan
- Prior art keywords
- reverse bias
- semiconductor switch
- bias
- reverse
- main transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
ｒの発明は半１休スイッチをスイ１．千ンゲ動作させる
制御電極の駆動装置に関する。
制御電極の駆動装置に関する。
半導体スイッチとしてトランジスタを使用する場合を例
にして従来技術とその問題点を以下に説明する。
にして従来技術とその問題点を以下に説明する。
第３図はトランジスタのベース駆動装置の従来例を示す
回路図である。この第３図において、記号入力端子１０
にはオン指令とオフ指令が交互にあられれるＡなる波形
の信号が入力される。順バイアス装置加は順バイアス電
源２１と順バイアストランジスタｎと抵抗るとで構成さ
れており、逆バイアス装置加は逆バイアス電源３１と逆
バイアス電界効果トランジスタ（以下では逆バイアスＦ
ＥＴと略記する）３２と反転素子３３とで構成されてお
り、信号入力端子ＩＯにオン指令信号が入力されると抵
抗ｎを介して順バイアストランジスタｎがオンすること
により順バイアス電源２１からの順バイアス電流が半導
体スイッチとしての主トランジスタ４０のベースとエミ
ッタとの間に流れてこの主トランジスタ４０をターンオ
ンさせる。主トランジスタ初のターンオンにより主電源
ωから負荷５０にＩｃなる電流が流れる。
回路図である。この第３図において、記号入力端子１０
にはオン指令とオフ指令が交互にあられれるＡなる波形
の信号が入力される。順バイアス装置加は順バイアス電
源２１と順バイアストランジスタｎと抵抗るとで構成さ
れており、逆バイアス装置加は逆バイアス電源３１と逆
バイアス電界効果トランジスタ（以下では逆バイアスＦ
ＥＴと略記する）３２と反転素子３３とで構成されてお
り、信号入力端子ＩＯにオン指令信号が入力されると抵
抗ｎを介して順バイアストランジスタｎがオンすること
により順バイアス電源２１からの順バイアス電流が半導
体スイッチとしての主トランジスタ４０のベースとエミ
ッタとの間に流れてこの主トランジスタ４０をターンオ
ンさせる。主トランジスタ初のターンオンにより主電源
ωから負荷５０にＩｃなる電流が流れる。
次に信号入力端子１０に入力する信号がオン指令からオ
フ指令に変わると順バイアストランジスタｎはオフする
と同時に、オフ指令信号は反転素子あを経て逆バイアス
ＦＥＴ ３２をオンさせるので主トランジスタ４０には
エミッタ→ベースの方向に逆バイアス電源３１から供給
される逆バイアス電流が流れてこの主トランジスタ４０
を速やかにターンオフさせる。なお４１は主トランジス
タ４０のベースとエミッタとの間の内部抵抗であり、１
Ｂは主トランジスタ４０のベース電流、Ｉｃは主トラン
ジスタのコレクタ電流でありＶＢＥは主トランジスタ４
０のベースとエミッタとの間にあられれる電圧である。
フ指令に変わると順バイアストランジスタｎはオフする
と同時に、オフ指令信号は反転素子あを経て逆バイアス
ＦＥＴ ３２をオンさせるので主トランジスタ４０には
エミッタ→ベースの方向に逆バイアス電源３１から供給
される逆バイアス電流が流れてこの主トランジスタ４０
を速やかにターンオフさせる。なお４１は主トランジス
タ４０のベースとエミッタとの間の内部抵抗であり、１
Ｂは主トランジスタ４０のベース電流、Ｉｃは主トラン
ジスタのコレクタ電流でありＶＢＥは主トランジスタ４
０のベースとエミッタとの間にあられれる電圧である。
第４図は第３図に示す従来例回路の各部の動作波形図で
あって、第４図（イ）はオン・オフ指令信号Ａの波形、
第４図（ロ）は主トランジスタ４０のコレクタ電流Ｉｃ
の波形、第４図（ハ）は主トランジスタ４０のベース電
ｉＩａの波形、第４図に）は主トランジスタ４０のベー
スとエミッタの間にあられれる電圧’ＶＢＥの波形であ
って、この第４図からもあきら力）なように、主トラン
ジスタ４０をオンからオフ１こする１こは大きな逆バイ
アス雷、流をベースＩこ而してやらねばならず、そのタ
ーンオフ時間がＴＩで示さｔする。
あって、第４図（イ）はオン・オフ指令信号Ａの波形、
第４図（ロ）は主トランジスタ４０のコレクタ電流Ｉｃ
の波形、第４図（ハ）は主トランジスタ４０のベース電
ｉＩａの波形、第４図に）は主トランジスタ４０のベー
スとエミッタの間にあられれる電圧’ＶＢＥの波形であ
って、この第４図からもあきら力）なように、主トラン
ジスタ４０をオンからオフ１こする１こは大きな逆バイ
アス雷、流をベースＩこ而してやらねばならず、そのタ
ーンオフ時間がＴＩで示さｔする。
第３図に示す従来例回路には以下のごとき欠点を有する
。すなわち逆バイアスＦＥＴ３２ｉこ大きな逆バイアス
電流が流れている期間の全時間（ζ対″１−る割合は僅
かである（たとえばスイツチンク゛周波数１、Ｑ ｋＨ
ｚ、ターンオフ時間５マイクロ秒とすると５％）。一方
逆バイアスＦＥＴ ３２は大きなピークＮ流を短時間な
ら流すことができても連続通ｉｉｉまできないので、も
しも主トランジスタ４０のベースとエミッタの間が短絡
するような状態の破損を生じた場合には、この逆バイア
スＦＥＴ ３２には大きな逆ノくイアスミ流が流れ続け
ることになり、当該逆ノ＜イアスＦＥＴ ３２は焼損す
るのみならず逆／ＸＩイアス電源３１も破損するおそれ
がある。
。すなわち逆バイアスＦＥＴ３２ｉこ大きな逆バイアス
電流が流れている期間の全時間（ζ対″１−る割合は僅
かである（たとえばスイツチンク゛周波数１、Ｑ ｋＨ
ｚ、ターンオフ時間５マイクロ秒とすると５％）。一方
逆バイアスＦＥＴ ３２は大きなピークＮ流を短時間な
ら流すことができても連続通ｉｉｉまできないので、も
しも主トランジスタ４０のベースとエミッタの間が短絡
するような状態の破損を生じた場合には、この逆バイア
スＦＥＴ ３２には大きな逆ノくイアスミ流が流れ続け
ることになり、当該逆ノ＜イアスＦＥＴ ３２は焼損す
るのみならず逆／ＸＩイアス電源３１も破損するおそれ
がある。
またこの逆バイアスＦＥＴ ３２に逆ノイイアス電流力
５連続通電されても焼損しないように限流抵抗などによ
り逆バイアス電流を制限すると、この限流抵抗での損失
が大きくなるだけではなく主トランジスタ４０のターン
オフ時間Ｔ１が長くなるので高速スイッチング動作をさ
せることができなくなる。さらに主トランジスタ４０の
ベースとエミッタとの間には耐圧向上と誤オン防止のた
めの内部抵抗４１があるが、このために主トランジスタ
４０がターンオフした後の逆バイアス時に逆バイアス電
源３１からの電力は当該主トランジスタ４０をターンオ
フさせる時の消費電力に対して大きな割合を占めるほど
のものとなる。
５連続通電されても焼損しないように限流抵抗などによ
り逆バイアス電流を制限すると、この限流抵抗での損失
が大きくなるだけではなく主トランジスタ４０のターン
オフ時間Ｔ１が長くなるので高速スイッチング動作をさ
せることができなくなる。さらに主トランジスタ４０の
ベースとエミッタとの間には耐圧向上と誤オン防止のた
めの内部抵抗４１があるが、このために主トランジスタ
４０がターンオフした後の逆バイアス時に逆バイアス電
源３１からの電力は当該主トランジスタ４０をターンオ
フさせる時の消費電力に対して大きな割合を占めるほど
のものとなる。
この発明は、半導体スイッチの制御電極が短絡するよう
な破損をした場合でも逆バイアス装置を破損させること
なく、また当該半導体スイッチがターンオフした後のオ
フ状態における逆バイアス電源の消費電力が小となる半
導体スイッチの駆動装置を提供することを目的とする。
な破損をした場合でも逆バイアス装置を破損させること
なく、また当該半導体スイッチがターンオフした後のオ
フ状態における逆バイアス電源の消費電力が小となる半
導体スイッチの駆動装置を提供することを目的とする。
この発明は半導体スイッチの逆バイアス装置に一ンオフ
させるに十分な時間だけ大きな逆７々イアス電流を流す
ようにスイッチング素子を動作させるとともに、この半
導体スイッチがオフ状態のときに誤オン動作を防止でき
る程度にわずかな逆／＜イアスミ圧を印加する回路を前
記のスイッチング素子に並列に接続することにより、こ
の半導体スイッチ制御電極が短絡するような破損の場合
゛Ｃも大きな逆バイアス電流が流れる時間を制限すると
ともにオフ状態における逆ノくイアスミ源の消費電力を
大幅に低減しようとするものである。
させるに十分な時間だけ大きな逆７々イアス電流を流す
ようにスイッチング素子を動作させるとともに、この半
導体スイッチがオフ状態のときに誤オン動作を防止でき
る程度にわずかな逆／＜イアスミ圧を印加する回路を前
記のスイッチング素子に並列に接続することにより、こ
の半導体スイッチ制御電極が短絡するような破損の場合
゛Ｃも大きな逆バイアス電流が流れる時間を制限すると
ともにオフ状態における逆ノくイアスミ源の消費電力を
大幅に低減しようとするものである。
（発明の実施例〕
第１図は本発明の実施例を示す回路図であって、第３図
に示す従来例と同様に半導体スイッチカニトランジスタ
の場合を示している。
に示す従来例と同様に半導体スイッチカニトランジスタ
の場合を示している。
第１図１こおいて符号１０は信号入力端子であってオン
指令とオフ指令とが交互にあられれるＡなる信号波形が
入力される。符号加は順／＜イアス装置であって順バイ
アス電源２１と順バイアストランジスタｎと抵抗ｎとで
構成されており逆／ＸＩイアス装着７０は逆バイアス電
源７１とスイッチング素子としての逆バイアスＦＥＴ
７２と反転素子７３と限時タイマ７４と補助スイッチン
グ素子としての補助逆バイアスＦＥＴ ７５と抵抗７６
とで構成されている。これら順バイアス装置加からの順
バイアス電流あるいは逆バイアス装置７０からの逆バイ
アス電流が半導体スイッチとしての主トランジスタ４０
のベースにベース電流ＩＢとして流れることにより当該
主トランジスタ４０のコレクタ電流ＩＣをオン・オフさ
せる。なお符号４１は主トランジスタ４０のベースＱエ
ミッタ間内部抵抗であり、ＶＢＥはこのベースｅエミッ
タ間にあられれる電圧であり、符号５０が負荷、符号ω
は主電源である。
指令とオフ指令とが交互にあられれるＡなる信号波形が
入力される。符号加は順／＜イアス装置であって順バイ
アス電源２１と順バイアストランジスタｎと抵抗ｎとで
構成されており逆／ＸＩイアス装着７０は逆バイアス電
源７１とスイッチング素子としての逆バイアスＦＥＴ
７２と反転素子７３と限時タイマ７４と補助スイッチン
グ素子としての補助逆バイアスＦＥＴ ７５と抵抗７６
とで構成されている。これら順バイアス装置加からの順
バイアス電流あるいは逆バイアス装置７０からの逆バイ
アス電流が半導体スイッチとしての主トランジスタ４０
のベースにベース電流ＩＢとして流れることにより当該
主トランジスタ４０のコレクタ電流ＩＣをオン・オフさ
せる。なお符号４１は主トランジスタ４０のベースＱエ
ミッタ間内部抵抗であり、ＶＢＥはこのベースｅエミッ
タ間にあられれる電圧であり、符号５０が負荷、符号ω
は主電源である。
信号入力端子１０にオン指令信号が入力されるとき、順
バイアス装置加が動作して主トランジスタ４０に順バイ
アス電流を流して当該主トランジスタ４０をターンオン
させることにより、負荷５０には主電源ωから電力が供
給されるのは第３図に示す従来例の場合と同じである。
バイアス装置加が動作して主トランジスタ４０に順バイ
アス電流を流して当該主トランジスタ４０をターンオン
させることにより、負荷５０には主電源ωから電力が供
給されるのは第３図に示す従来例の場合と同じである。
信号入力端子１０にオフ指令信号が入力されると順バイ
アストランジスタηは直ちにオフとなり主トランジスタ
４０のベースに流れてむ）た順／ｓｌイアス電流が断た
れると同時に、このオフ指令信号（ま反転素子７３によ
り反転され、限時タイマ７４を介して逆バイアスＦＥＴ
７２をオンさせるが、同時１こ補助逆バイアスＦＥＴ
７５もオンさせる。よって主トランジスタ４０には、逆
バイアス電源７１→主トランジスタのエミッタ→主トラ
ンジスタのベース→逆）ぐイアスＦＥＴ ７２→逆バイ
アス電源７１なる第１のルート逆バイアス電源７１→主
トランジスタのエミッタ→主トランジスタのベース→抵
抗７６→補助逆／ｓｌイアスＦＥＴ ７５→逆バイアス
電源７１なる第２のルートとにより逆バイアス１！流が
流れて当該主トランジスタ４０をターンオフさせるので
あるが、上述の第２ルートには抵抗７６が挿入されてい
るからこの第２ルートを流れる電流は僅かであり、主ト
ランジスタ４０のターンオフ動作は主として第１ルート
を流れる逆バイアス電流の作用による。しかしてこ０）
第１ルートを流れる逆バイアス電流の通電時間番Ｊ限時
タイマ７４で設定されるＴ７４なる時間のみに限定され
る。
アストランジスタηは直ちにオフとなり主トランジスタ
４０のベースに流れてむ）た順／ｓｌイアス電流が断た
れると同時に、このオフ指令信号（ま反転素子７３によ
り反転され、限時タイマ７４を介して逆バイアスＦＥＴ
７２をオンさせるが、同時１こ補助逆バイアスＦＥＴ
７５もオンさせる。よって主トランジスタ４０には、逆
バイアス電源７１→主トランジスタのエミッタ→主トラ
ンジスタのベース→逆）ぐイアスＦＥＴ ７２→逆バイ
アス電源７１なる第１のルート逆バイアス電源７１→主
トランジスタのエミッタ→主トランジスタのベース→抵
抗７６→補助逆／ｓｌイアスＦＥＴ ７５→逆バイアス
電源７１なる第２のルートとにより逆バイアス１！流が
流れて当該主トランジスタ４０をターンオフさせるので
あるが、上述の第２ルートには抵抗７６が挿入されてい
るからこの第２ルートを流れる電流は僅かであり、主ト
ランジスタ４０のターンオフ動作は主として第１ルート
を流れる逆バイアス電流の作用による。しかしてこ０）
第１ルートを流れる逆バイアス電流の通電時間番Ｊ限時
タイマ７４で設定されるＴ７４なる時間のみに限定され
る。
主トランジスタ４０のターンオフ時間Ｔ１はこの主トラ
ンジスタ４０のジャンクシｌン温度やターンオフ直前の
コレクタ電流Ｉｃにより変化するので、限流タイマ７４
の設定時限Ｔ７４は予想される最長ターンオフ時間より
も十分に長く設定して、当該主トランジスタ４０を確実
にターンオフさせ得るようにするとともに、この主トラ
ンジスタ４０のベース・エミッタ間が短絡するような事
故が発生しても、Ｔ７４なる設定時間が経過すれば逆バ
イアスＦＥＴ ７２は自動的にオフされて前述の第２ル
ートを流れる僅かな逆バイアス電流のみになり、逆バイ
アス装置７０は焼損をまぬがれる。
ンジスタ４０のジャンクシｌン温度やターンオフ直前の
コレクタ電流Ｉｃにより変化するので、限流タイマ７４
の設定時限Ｔ７４は予想される最長ターンオフ時間より
も十分に長く設定して、当該主トランジスタ４０を確実
にターンオフさせ得るようにするとともに、この主トラ
ンジスタ４０のベース・エミッタ間が短絡するような事
故が発生しても、Ｔ７４なる設定時間が経過すれば逆バ
イアスＦＥＴ ７２は自動的にオフされて前述の第２ル
ートを流れる僅かな逆バイアス電流のみになり、逆バイ
アス装置７０は焼損をまぬがれる。
オフ指令信号により主トランジスタ４０がターンオフし
、Ｔｔａなる時間経過後に逆バイアスＦＥＴ ７２がオ
フしても、オン状態にある補助逆バイアスＦＥＴ７５と
抵抗７６の直列接続回路が前述の逆バイアスＦＥＴ ７
２に並列接続されているので、主トランジスタ４０のベ
ースやエミッタ間にはこの主トランジスタ４０が誤オン
しない程度の僅かな逆バイアス電圧が印加されることに
なる。抵抗７６の抵抗値は主トランジスタ４０の内部抵
抗４１の抵抗イ直の１０イ音程度の値でよいことから、
この主トランジスタ４０力３オフ状態のときの逆バイア
ス電源７１の消費電力Ｇ；ｌｔごく僅かでよいことにな
る。
、Ｔｔａなる時間経過後に逆バイアスＦＥＴ ７２がオ
フしても、オン状態にある補助逆バイアスＦＥＴ７５と
抵抗７６の直列接続回路が前述の逆バイアスＦＥＴ ７
２に並列接続されているので、主トランジスタ４０のベ
ースやエミッタ間にはこの主トランジスタ４０が誤オン
しない程度の僅かな逆バイアス電圧が印加されることに
なる。抵抗７６の抵抗値は主トランジスタ４０の内部抵
抗４１の抵抗イ直の１０イ音程度の値でよいことから、
この主トランジスタ４０力３オフ状態のときの逆バイア
ス電源７１の消費電力Ｇ；ｌｔごく僅かでよいことにな
る。
第２図は第１図に示す実施例の回路での動作波形図であ
って、第２図ビ）はオン・オフ指令信号Ａの波形、第２
図ｔｏ）は主トランジスタ４０のコレクタ電流１ｃの波
形、第２図（ハ）は主トランジスタ４０のベース電流Ｉ
Ｂの波形、第２図に）は主Ｉ・ランジスタ４０のベース
ψエミッタ間にあられれる電圧ＶＢＨの波形であり、第
２図（ホ）は限時タイマ７４の出力信号Ｅ７４の波形を
示している。またＴ１は主トランジスタ〔発明の効果〕 この発明によれば、半導体スイッチをターンオフさせる
ための逆バイアス装置に当該半導体スイッチがターンオ
フするのに十分な時間逆ノくイアスミ流を流すための限
時タイマを内蔵させるとともにこの半導体スイッチが誤
オンするのを防止できる低い逆バイアス電圧を印加する
回路を逆バイアス電流用スイッチング素子に並列接続さ
せることにより、半導体スイッチの制御電極が短絡する
ような事故が発生しても逆バイアス装置が焼損するおそ
れがなく、さらにこの半導体スイッチが誤オンすること
なく、しかもオフ時の逆バイアス電源の消費電力を大幅
に低減できる効果を有する。
って、第２図ビ）はオン・オフ指令信号Ａの波形、第２
図ｔｏ）は主トランジスタ４０のコレクタ電流１ｃの波
形、第２図（ハ）は主トランジスタ４０のベース電流Ｉ
Ｂの波形、第２図に）は主Ｉ・ランジスタ４０のベース
ψエミッタ間にあられれる電圧ＶＢＨの波形であり、第
２図（ホ）は限時タイマ７４の出力信号Ｅ７４の波形を
示している。またＴ１は主トランジスタ〔発明の効果〕 この発明によれば、半導体スイッチをターンオフさせる
ための逆バイアス装置に当該半導体スイッチがターンオ
フするのに十分な時間逆ノくイアスミ流を流すための限
時タイマを内蔵させるとともにこの半導体スイッチが誤
オンするのを防止できる低い逆バイアス電圧を印加する
回路を逆バイアス電流用スイッチング素子に並列接続さ
せることにより、半導体スイッチの制御電極が短絡する
ような事故が発生しても逆バイアス装置が焼損するおそ
れがなく、さらにこの半導体スイッチが誤オンすること
なく、しかもオフ時の逆バイアス電源の消費電力を大幅
に低減できる効果を有する。
第１図は本発明の実施例を示す回路図であり、第２図は
第１図に示す実施例の回路における動作波形図である。 第３図はトランジスタのベース駆動装置の従来例を示す
回路図で、第４図は第３図に示す従来例回路における動
作波形図である。 １０・・・信号入力端子、加・・１獣バイアス装置、加
・・逆バイアス装置、３１・・・逆バイアス電源、３２
・・・逆バイアスＦＥＴ％関・・・反転素子、４０・・
半導体スイッチとしての主トランジスタ、４１・・・主
トランジスタのベース・エミクタ間内部抵抗、５０・・
・負荷、ω・・・主電源、７０・・・逆バイアス装置、
７１・・・逆バイアス電源、７２・・・スイッチング素
子としての逆バイアスＦＥＴ 。 ７３・・・反転素子、７４・・・限時タイマ、７５・・
補助スイッチング素子としての補助逆バイアスＦＥＴ、
７６・・・抵°七汀人弁理士 山 口 易支 第１図 第２図
第１図に示す実施例の回路における動作波形図である。 第３図はトランジスタのベース駆動装置の従来例を示す
回路図で、第４図は第３図に示す従来例回路における動
作波形図である。 １０・・・信号入力端子、加・・１獣バイアス装置、加
・・逆バイアス装置、３１・・・逆バイアス電源、３２
・・・逆バイアスＦＥＴ％関・・・反転素子、４０・・
半導体スイッチとしての主トランジスタ、４１・・・主
トランジスタのベース・エミクタ間内部抵抗、５０・・
・負荷、ω・・・主電源、７０・・・逆バイアス装置、
７１・・・逆バイアス電源、７２・・・スイッチング素
子としての逆バイアスＦＥＴ 。 ７３・・・反転素子、７４・・・限時タイマ、７５・・
補助スイッチング素子としての補助逆バイアスＦＥＴ、
７６・・・抵°七汀人弁理士 山 口 易支 第１図 第２図
Claims (1)
- 導通している半導体スイッチに与えられるオフ指令に
より逆バイアス電流を流して当該半導体スイッチをター
ンオフさせる半導体スイッチの駆動装置において、オフ
指令とともに前記半導体スイッチをターンオフさせるに
十分な期間当該半導体スイッチに逆バイアス電流を流す
スイッチング素子と該スイッチング素子の動作時間を制
御する限時タイマとで構成される逆バイアス回路と、該
逆バイアス回路に並列接続されてオフ指令発令中は前記
半導体スイッチが誤まってオンしない程度の低逆バイア
ス電圧を印加する補助スイッチング素子と制限抵抗とで
構成される補助逆バイアス回路とが備えられていること
を特徴とする半導体スイッチの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14921184A JPS6130957A (ja) | 1984-07-18 | 1984-07-18 | 半導体スイツチの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14921184A JPS6130957A (ja) | 1984-07-18 | 1984-07-18 | 半導体スイツチの駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130957A true JPS6130957A (ja) | 1986-02-13 |
Family
ID=15470266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14921184A Pending JPS6130957A (ja) | 1984-07-18 | 1984-07-18 | 半導体スイツチの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407594B1 (en) | 1993-04-09 | 2002-06-18 | Sgs-Thomson Microelectronics S.R.L. | Zero bias current driver control circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634226A (en) * | 1979-08-29 | 1981-04-06 | Toshiba Corp | Electric valve unit |
| JPS57162962A (en) * | 1981-03-31 | 1982-10-06 | Hitachi Ltd | Gate control circuit for gate turn-off thyristor |
-
1984
- 1984-07-18 JP JP14921184A patent/JPS6130957A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634226A (en) * | 1979-08-29 | 1981-04-06 | Toshiba Corp | Electric valve unit |
| JPS57162962A (en) * | 1981-03-31 | 1982-10-06 | Hitachi Ltd | Gate control circuit for gate turn-off thyristor |
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| US6407594B1 (en) | 1993-04-09 | 2002-06-18 | Sgs-Thomson Microelectronics S.R.L. | Zero bias current driver control circuit |
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