JPH0226812B2 - - Google Patents
Info
- Publication number
- JPH0226812B2 JPH0226812B2 JP56055872A JP5587281A JPH0226812B2 JP H0226812 B2 JPH0226812 B2 JP H0226812B2 JP 56055872 A JP56055872 A JP 56055872A JP 5587281 A JP5587281 A JP 5587281A JP H0226812 B2 JPH0226812 B2 JP H0226812B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- base
- collector
- reverse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、誘導性負荷をオン・オフ制御するト
ランジスタのスイツチング時間を短くしつつ、誘
導性負荷あるいは配線からのサージを吸収するト
ランジスタのサージ吸収耐量を改善するトランジ
スタ回路に関するものである。
ランジスタのスイツチング時間を短くしつつ、誘
導性負荷あるいは配線からのサージを吸収するト
ランジスタのサージ吸収耐量を改善するトランジ
スタ回路に関するものである。
従来、スイツチング時間特に導通状態から遮断
状態に遷移する時間を短くし、サージを吸収する
場合には、トランジスタのコレクタ・エミツタ間
に、コンデンサと抵抗とを直列に接続したもの
（一般にCRアブゾーバと呼ぶ）を並列に接続する
方法が一般的であつた。CRアブゾーバ等の外部
サージ吸収器がなく、トランジスタをそのスイツ
チング時間を短くするような制御（ベース・エミ
ツタ間も逆バイアスしたり、トランジスタを活性
領域で導通させたりする等）で用いた場合には、
トランジスタのサージ吸収耐量が小さいため破壊
することが多かつた。即ち、トランジスタのサー
ジ吸収耐量は、トランジスタのスイツチング時間
が短かくなるほど小さくなる。一方、トランジス
タのスイツチング時間を短かくするほど応答性が
良くなり、よつてこれらの間には相反するものが
あつた。
状態に遷移する時間を短くし、サージを吸収する
場合には、トランジスタのコレクタ・エミツタ間
に、コンデンサと抵抗とを直列に接続したもの
（一般にCRアブゾーバと呼ぶ）を並列に接続する
方法が一般的であつた。CRアブゾーバ等の外部
サージ吸収器がなく、トランジスタをそのスイツ
チング時間を短くするような制御（ベース・エミ
ツタ間も逆バイアスしたり、トランジスタを活性
領域で導通させたりする等）で用いた場合には、
トランジスタのサージ吸収耐量が小さいため破壊
することが多かつた。即ち、トランジスタのサー
ジ吸収耐量は、トランジスタのスイツチング時間
が短かくなるほど小さくなる。一方、トランジス
タのスイツチング時間を短かくするほど応答性が
良くなり、よつてこれらの間には相反するものが
あつた。
本発明の目的は、トランジスタのスイツチング
時間を短かくし、かつCRアブゾーバ等の外部吸
収器を必要とせずにそのサージ吸収耐量を大きく
したトランジスタ回路を提供するものである。か
かる目的のために本発明によるトランジスタ回路
は、トランジスタのベースバイアスを、トランジ
スタが遮断した瞬間に逆バイアス状態にし、所定
時間経過後にオープン状態にすることによりサー
ジ吸収耐量を大きくするものである。すなわち、
トランジスタの誘導性負荷等に対するサージ吸収
耐量EVCE(SUS)は EVCEO(SUS)＞EVCER(SUS) ＞EVCES(SUS)＞EVCEX(SUS) ……(1) の関係にある。ここで、(1)式は左辺から順番に、
ベース開放、ベース・エミツタ間に抵抗を挿入、
ベース・エミツタ短絡およびベース・エミツタ逆
バイアスという条件の下でのサージ吸収耐量を示
し、それぞれに英文字による添字が示してある。
よつて、ベース・エミツタ間を逆バイアスしてス
イツチング時間を短かくすると、(1)式から明らか
なように、そのサージ吸収耐量は一番小さい。と
ころで、トランジスタのスイツチング時間、特に
導通時から遮断状態に遷移する時間は、コレクタ
−エミツタ間電流が所定の値（通常90％）に減少
する蓄積時間tstgとその値からほぼ流れていない
と見なせる値（10％）になる第２の時間との和で
ある。よつて、これらの時間をベース・エミツタ
逆バイアスの手段により小さくすれば、それだけ
スイツチング時間は短かくなる。しかし、特に第
２の時間は短かくすると、それだけサージ吸収耐
量が小さくなる。よつて、本発明はトランジスタ
がオフした時にベース逆電流を流して蓄積時間
tstgを短くし、そしてベース・エミツタ逆バイア
スをなくして第２の時間の減少を小さくしたもの
である。これによつて、サージ吸収耐量は
EVCEO(SUS)に近づき、かつ蓄積時間tstgと第２の時
間との和は総合的に小さくなつてスイツチ時間を
短かくすることができる。ここで、ベース・エミ
ツタ逆バイアスを無くす時点は、トランジスタの
コレクタ・エミツタ電圧により検出して行なつて
いる。以下、図面により本発明を詳細に説明す
る。
時間を短かくし、かつCRアブゾーバ等の外部吸
収器を必要とせずにそのサージ吸収耐量を大きく
したトランジスタ回路を提供するものである。か
かる目的のために本発明によるトランジスタ回路
は、トランジスタのベースバイアスを、トランジ
スタが遮断した瞬間に逆バイアス状態にし、所定
時間経過後にオープン状態にすることによりサー
ジ吸収耐量を大きくするものである。すなわち、
トランジスタの誘導性負荷等に対するサージ吸収
耐量EVCE(SUS)は EVCEO(SUS)＞EVCER(SUS) ＞EVCES(SUS)＞EVCEX(SUS) ……(1) の関係にある。ここで、(1)式は左辺から順番に、
ベース開放、ベース・エミツタ間に抵抗を挿入、
ベース・エミツタ短絡およびベース・エミツタ逆
バイアスという条件の下でのサージ吸収耐量を示
し、それぞれに英文字による添字が示してある。
よつて、ベース・エミツタ間を逆バイアスしてス
イツチング時間を短かくすると、(1)式から明らか
なように、そのサージ吸収耐量は一番小さい。と
ころで、トランジスタのスイツチング時間、特に
導通時から遮断状態に遷移する時間は、コレクタ
−エミツタ間電流が所定の値（通常90％）に減少
する蓄積時間tstgとその値からほぼ流れていない
と見なせる値（10％）になる第２の時間との和で
ある。よつて、これらの時間をベース・エミツタ
逆バイアスの手段により小さくすれば、それだけ
スイツチング時間は短かくなる。しかし、特に第
２の時間は短かくすると、それだけサージ吸収耐
量が小さくなる。よつて、本発明はトランジスタ
がオフした時にベース逆電流を流して蓄積時間
tstgを短くし、そしてベース・エミツタ逆バイア
スをなくして第２の時間の減少を小さくしたもの
である。これによつて、サージ吸収耐量は
EVCEO(SUS)に近づき、かつ蓄積時間tstgと第２の時
間との和は総合的に小さくなつてスイツチ時間を
短かくすることができる。ここで、ベース・エミ
ツタ逆バイアスを無くす時点は、トランジスタの
コレクタ・エミツタ電圧により検出して行なつて
いる。以下、図面により本発明を詳細に説明す
る。
第１図は本発明の一実施例を示す回路図で、１
はサージ吸収を行なうトランジスタ、２はトラン
ジスタ１のコレクタ端１２およびエミツタ端１１
にそれぞれ検出端１０，１１が接続され、それら
の間の電圧を検出する検出回路である。３はトラ
ンジスタ１のオン、オフを制御する信号源、４は
検出回路２の信号出力端で信号源３の入力信号端
５と接続されている。信号源３のバイアス出力の
一端６及び他端７は各々トランジスタ１のベース
端８及びエミツタ端９に接続されている。検出回
路２の構成は抵抗１３と１４とを直列接続したも
のである。信号源３の構成は直流電源１５、抵抗
１６、順バイアス用トランジスタ１７および逆バ
イアス用トランジスタ１８を直列に接続するもの
で、１９は制御信号、２０はダイオード、２１は
信号反転用のインバータ、２２は逆バイアス電源
用のコンデンサ、そして２３は順バイアス電流制
限用及びコンデンサ２２の充電用抵抗を示す。
はサージ吸収を行なうトランジスタ、２はトラン
ジスタ１のコレクタ端１２およびエミツタ端１１
にそれぞれ検出端１０，１１が接続され、それら
の間の電圧を検出する検出回路である。３はトラ
ンジスタ１のオン、オフを制御する信号源、４は
検出回路２の信号出力端で信号源３の入力信号端
５と接続されている。信号源３のバイアス出力の
一端６及び他端７は各々トランジスタ１のベース
端８及びエミツタ端９に接続されている。検出回
路２の構成は抵抗１３と１４とを直列接続したも
のである。信号源３の構成は直流電源１５、抵抗
１６、順バイアス用トランジスタ１７および逆バ
イアス用トランジスタ１８を直列に接続するもの
で、１９は制御信号、２０はダイオード、２１は
信号反転用のインバータ、２２は逆バイアス電源
用のコンデンサ、そして２３は順バイアス電流制
限用及びコンデンサ２２の充電用抵抗を示す。
この動作は、制御信号１９により順バイアス用
トランジスタ１７と逆バイアス用トランジスタ１
８とを交互にオン・オフさせ、トランジスタ１の
ベース端８・エミツタ端９間を順バイアス及び逆
バイアスして導通および遮断状態にする。今、ト
ランジスタ１８が導通してトランジスタ１が遮断
状態になり始めた時、コンデンサ２２の電荷がト
ランジスタ８およびトランジスタ１のエミツタ−
ベースを介して放電されてトランジスタ１に逆ベ
ース電流が流れる。これによつてトランジスタ１
の蓄積時間が非常に短かくなる。またこのとき、
トランジスタ１のコレクタ−エミツタ電流が減少
し、その耐圧が回復し、即ち、コレクタ端１２・
エミツタ端９間の電圧が上昇すると、検出回路２
によつて入力信号端５とバイアス出力端７との電
圧が上昇する。この電圧がインバータ２１のゲー
ト閾値に達すると、インバータ２１の出力がロー
レベルとなり、その結果トランジスタ１８が遮断
してベース端８とエミツタ端９間はオープン状態
となりバイアスがなくなる。したがつて、トラン
ジスタ１の蓄積時間tstgは短くなり、かつ、トラ
ンジスタ１８が遮断状態にいたらしめる検出回路
２の電圧を調整して上記の第２の時間をあまり短
かくさせないようにすれば、トランジスタ１のサ
ージ吸収の状態はEVCEO(SUS)に近くなると共にそ
のスイツチング時間も短かくなる。
トランジスタ１７と逆バイアス用トランジスタ１
８とを交互にオン・オフさせ、トランジスタ１の
ベース端８・エミツタ端９間を順バイアス及び逆
バイアスして導通および遮断状態にする。今、ト
ランジスタ１８が導通してトランジスタ１が遮断
状態になり始めた時、コンデンサ２２の電荷がト
ランジスタ８およびトランジスタ１のエミツタ−
ベースを介して放電されてトランジスタ１に逆ベ
ース電流が流れる。これによつてトランジスタ１
の蓄積時間が非常に短かくなる。またこのとき、
トランジスタ１のコレクタ−エミツタ電流が減少
し、その耐圧が回復し、即ち、コレクタ端１２・
エミツタ端９間の電圧が上昇すると、検出回路２
によつて入力信号端５とバイアス出力端７との電
圧が上昇する。この電圧がインバータ２１のゲー
ト閾値に達すると、インバータ２１の出力がロー
レベルとなり、その結果トランジスタ１８が遮断
してベース端８とエミツタ端９間はオープン状態
となりバイアスがなくなる。したがつて、トラン
ジスタ１の蓄積時間tstgは短くなり、かつ、トラ
ンジスタ１８が遮断状態にいたらしめる検出回路
２の電圧を調整して上記の第２の時間をあまり短
かくさせないようにすれば、トランジスタ１のサ
ージ吸収の状態はEVCEO(SUS)に近くなると共にそ
のスイツチング時間も短かくなる。
第２図は本発明の他の実施例で、これは従来回
路に本発明を適用したものである。第１図と同一
のものは同一番号を記してその説明は省略する。
第１図において５０は高速スイツチング用ダーリ
ントントランジスタの等価回路で、ダーリントン
接続された２つのトランジスタ、２つの抵抗およ
びダイオードで構成される。２４は入力制御信
号、２５は逆バイアス電流通電用のトランジスタ
で検出回路２の信号出力端４の電位が上がると遮
断状態となつてダーリントントランジスタ５０の
ベース端８とエミツタ端９間はオープン状態とな
る。２６は過電圧保護用ダイオード、２７は順バ
イアス電流通電用ダイオードである。かかる動作
は、入力制御信号２４の正のサイクルでダーリン
トントランジスタ５０が導通し、負のサイクルで
トランジスタ２５を介してダーリントントランジ
スタ５０へ逆バイアス電流が流れる。そしてトラ
ンジスタ５０のコレクタ・エミツタ電圧の上昇に
よりトランジスタ２５がオフしてベース・エミツ
タがオープンとなる。よつて、第１図と同様な効
果がある。
路に本発明を適用したものである。第１図と同一
のものは同一番号を記してその説明は省略する。
第１図において５０は高速スイツチング用ダーリ
ントントランジスタの等価回路で、ダーリントン
接続された２つのトランジスタ、２つの抵抗およ
びダイオードで構成される。２４は入力制御信
号、２５は逆バイアス電流通電用のトランジスタ
で検出回路２の信号出力端４の電位が上がると遮
断状態となつてダーリントントランジスタ５０の
ベース端８とエミツタ端９間はオープン状態とな
る。２６は過電圧保護用ダイオード、２７は順バ
イアス電流通電用ダイオードである。かかる動作
は、入力制御信号２４の正のサイクルでダーリン
トントランジスタ５０が導通し、負のサイクルで
トランジスタ２５を介してダーリントントランジ
スタ５０へ逆バイアス電流が流れる。そしてトラ
ンジスタ５０のコレクタ・エミツタ電圧の上昇に
よりトランジスタ２５がオフしてベース・エミツ
タがオープンとなる。よつて、第１図と同様な効
果がある。
具体的な実験結果を示すと、バイアス信号２４
を±0.5A、±5Vとし、抵抗１３を100kΩ、抵抗
１４を5kΩとすると、ダーリントントランジス
タ５０のサージ吸収耐量は1.5Jとなり（EVCEO(SUS)
≒3J）、このトランジスタ５０のEVCEX(SUS)≒0.1J
と比べて10倍以上の耐量改善となつた。また蓄積
時間tstgは、EVCEO(SUS)の条件では11μs程度、第２
図のEVCEX(SUS)の条件では8μs程度であつた。
を±0.5A、±5Vとし、抵抗１３を100kΩ、抵抗
１４を5kΩとすると、ダーリントントランジス
タ５０のサージ吸収耐量は1.5Jとなり（EVCEO(SUS)
≒3J）、このトランジスタ５０のEVCEX(SUS)≒0.1J
と比べて10倍以上の耐量改善となつた。また蓄積
時間tstgは、EVCEO(SUS)の条件では11μs程度、第２
図のEVCEX(SUS)の条件では8μs程度であつた。
以上のように本発明の回路によればスイツチン
グ時間を短くしてサージ吸収耐量を大きくできる
ため、CRアブゾーバ等の外付けサージ吸収器が
不要となる。尚、上記実施例ではトランジスタの
コレクタ・エミツタ間電圧を検出回路２で検出し
たが、コレクタ・ベース間電圧でもよい。
グ時間を短くしてサージ吸収耐量を大きくできる
ため、CRアブゾーバ等の外付けサージ吸収器が
不要となる。尚、上記実施例ではトランジスタの
コレクタ・エミツタ間電圧を検出回路２で検出し
たが、コレクタ・ベース間電圧でもよい。
第１図は本発明の一実施例を示す回路図、第２
図は本発明の他の実施例を示す回路図で、従来回
路に本発明を適用したものである。 １……トランジスタ、２……検出回路、３……
信号源、４……信号出力端、５……入力信号端、
６，７……バイアス出力端、８……ベース端、９
……エミツタ端、１０，１１……検出端、１２…
…コレクタ端、１３，１４……抵抗、１５……直
流電源、１６……抵抗、１７，１８……トランジ
スタ、１９……制御信号、２０……ダイオード、
２１……インバータ、２２……コンデンサ、２３
……抵抗、２４……バイアス信号、２５……トラ
ンジスタ、２６，２７……ダイオード。
図は本発明の他の実施例を示す回路図で、従来回
路に本発明を適用したものである。 １……トランジスタ、２……検出回路、３……
信号源、４……信号出力端、５……入力信号端、
６，７……バイアス出力端、８……ベース端、９
……エミツタ端、１０，１１……検出端、１２…
…コレクタ端、１３，１４……抵抗、１５……直
流電源、１６……抵抗、１７，１８……トランジ
スタ、１９……制御信号、２０……ダイオード、
２１……インバータ、２２……コンデンサ、２３
……抵抗、２４……バイアス信号、２５……トラ
ンジスタ、２６，２７……ダイオード。
Claims (1)
- １ サージ吸収を行うトランジスタのコレクタと
エミツタもしくはベースとの間の電圧を検出する
検出回路と、前記トランジスタの導通、遮断を制
御すべく信号を前記トランジスタに供給する供給
手段と、前記トランジスタを遮断させるべく信号
の供給により前記トランジスタのベースに逆方向
ベース電流を供給する手段と、前記逆方向ベース
電流の供給により前記トランジスタのコレクタ−
エミツタ間電圧が所定電位以上になると前記検出
回路からの出力により前記逆バイアス手段の動作
を停止させて前記トランジスタのベース・エミツ
タ間をオープン状態とする手段とを具備するトラ
ンジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055872A JPS57170628A (en) | 1981-04-14 | 1981-04-14 | Transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055872A JPS57170628A (en) | 1981-04-14 | 1981-04-14 | Transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170628A JPS57170628A (en) | 1982-10-20 |
| JPH0226812B2 true JPH0226812B2 (ja) | 1990-06-13 |
Family
ID=13011174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055872A Granted JPS57170628A (en) | 1981-04-14 | 1981-04-14 | Transistor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57170628A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4584520A (en) * | 1984-03-12 | 1986-04-22 | Raytheon Company | Switchable current source circuitry having a current mirror and a switching transistor coupled in parallel |
| JPS60245309A (ja) * | 1984-05-18 | 1985-12-05 | Mitsubishi Electric Corp | トランジスタのベ−ス駆動回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334837Y2 (ja) * | 1971-12-28 | 1978-08-26 | ||
| JPS5250690B2 (ja) * | 1973-01-22 | 1977-12-27 | ||
| JPS562441Y2 (ja) * | 1976-04-01 | 1981-01-20 |
-
1981
- 1981-04-14 JP JP56055872A patent/JPS57170628A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57170628A (en) | 1982-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4949213A (en) | Drive circuit for use with voltage-drive semiconductor device | |
| KR900006046B1 (ko) | 도전변조형 mosfet의 과전류보호회로 | |
| US4549095A (en) | Control circuit for switching inductive loads | |
| JP3758738B2 (ja) | Ｍｏｓゲート型電力用半導体素子を用いた高電圧側スイッチ回路 | |
| US4914540A (en) | Overvoltage-protective device | |
| JPH04250714A (ja) | 短絡回路保護付きパルス制御ゲート回路 | |
| US20210075312A1 (en) | Power source input circuit and inverter-integrated electric compressor for vehicle comprising said circuit | |
| US4547686A (en) | Hybrid power semiconductor switch | |
| US4117351A (en) | Transistor switching circuit | |
| JP2664678B2 (ja) | 電源回路 | |
| US4513241A (en) | Foldback current limiting driver | |
| US4146829A (en) | Battery dissipation limiter circuit | |
| JPS61261920A (ja) | 導電変調型ｍｏｓｆｅｔの過電流保護回路 | |
| JPH0226812B2 (ja) | ||
| JPH0250518A (ja) | 静電誘導形自己消弧素子の駆動回路及び静電誘導形自己消弧素子を有するインバータ装置 | |
| JPH0260093B2 (ja) | ||
| JP3309039B2 (ja) | インバータ制御装置の過電流保護回路 | |
| US3684896A (en) | Flasher circuit with short protection | |
| JP2841779B2 (ja) | 半導体遮断器 | |
| JPS59175325A (ja) | 過電流遮断回路 | |
| JPS582153Y2 (ja) | ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 | |
| JP3823622B2 (ja) | 過熱保護回路 | |
| JPH0847158A (ja) | 短絡回路 | |
| JPH0669136B2 (ja) | 過電流保護機能を備えたスイッチ装置 | |
| JP2024046170A (ja) | 電源入力回路及びそれを備えた車両用インバータ一体型電動圧縮機 |