JPS6131437B2 - - Google Patents

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Publication number
JPS6131437B2
JPS6131437B2 JP52040509A JP4050977A JPS6131437B2 JP S6131437 B2 JPS6131437 B2 JP S6131437B2 JP 52040509 A JP52040509 A JP 52040509A JP 4050977 A JP4050977 A JP 4050977A JP S6131437 B2 JPS6131437 B2 JP S6131437B2
Authority
JP
Japan
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output
pulse
frequency divider
terminal
circuit
Prior art date
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Expired
Application number
JP52040509A
Other languages
English (en)
Other versions
JPS53125074A (en
Inventor
Yoichi Myagawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4050977A priority Critical patent/JPS53125074A/ja
Publication of JPS53125074A publication Critical patent/JPS53125074A/ja
Publication of JPS6131437B2 publication Critical patent/JPS6131437B2/ja
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Classifications

    • GPHYSICS
    • G04HOROLOGY
    • G04DAPPARATUS OR TOOLS SPECIALLY DESIGNED FOR MAKING OR MAINTAINING CLOCKS OR WATCHES
    • G04D7/00Measuring, counting, calibrating, testing or regulating apparatus
    • G04D7/002Electrical measuring and testing apparatus
    • G04D7/003Electrical measuring and testing apparatus for electric or electronic clocks

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electromechanical Clocks (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Electric Clocks (AREA)

Description

【発明の詳細な説明】 本発明は半導体集積回路に実現されるアラーム
機構付電子時計等のパルス波形発生装置の動作確
認をする機構に関するものである。
従来のアラーム機構付電子時計は、第1図に示
す如く、パルス発振器(図示せず)から得られる
連続パルスを端子7に受け、これを分周回路8で
第4図のe点の波形として表わすような所定の周
期の連続パルスに変換し、ゲート12に送る。あ
らかじめ設定される所定時刻に第4図a点の波形
として表わされるような所定のレベルの信号が端
子1に加えられてゲート12に伝達される。分周
器8の出力は端子1に所定のレベルの信号を受信
しないかぎり、ゲート12で阻止される。端子1
に所定のレベルの信号を受信すると分周器8の出
力はパターン発生回路4に加えられ、第4図のc
点の波形として示すようなパターン信号が端子3
に導出される。このパターン信号により発振器
(図示せず)の発振時間が制御されて電子時計の
アラーム機能が達成される。
すなわち、第4図のc点の波形の高レベルで発
振器が発振し、低レベルで発振器が停止するもの
であるが、この発振は、例えばまず15秒間発振す
ると、75秒後に15秒間発振し、次いで45秒後に15
秒間発振し、さらに15秒たつと外部から発振を止
めるまで発振が継続するように設定される。
このような回路を半導体集積回路に形成した後
その動作を確認するためには、半導体ウエハーの
段階で動作確認しても、容器に収容した段階で動
作確認しても、いづれの段階に於いても所定のパ
ターンが完了する時間T(第4図、c点の波形)
よりも少し長い時間を必要とする。この時間は上
記の例では3分15秒乃至それ以上必要とする。そ
の上半導体ウエフアー上での半導体チツプの良品
率、ボンデイング工程等容器に収容する工程での
歩留りを考慮すると、製造コスト低減のために
は、半導体ウエフアー段階での動作確認と容器に
収容した後での動作確認の2回の動作確認を必要
とする。従つて動作確認のために要する時間が極
めて長くなり、量産性を悪化し、製造コストの上
昇をも招く結果となる。
動作確認の時間を低減するための回路構成とし
て第2図の如き回路も提案されている。すなわち
連続パルスを端子27で受け、第1の分周器28
で第4図d点の波形で示すような連続パルスに変
換し、さらに第2の分周器29で第4図e点の波
形で示すような連続パルスに変換し、周期切換ゲ
ート33に第1の分周器28の出力と第2の分周
器29の出力を加える。この周期切換ゲート33
は通常、例えば端子35が高レベルにある時には
第2の分周器29の出力を出力するように設定さ
れている。周期切換ゲート33の出力はゲート3
2に加えられ端子21にあらかじめ設定した時間
に生じる信号に応じてパターン発生回路24に加
えられ、端子23に第4図のc点の波形の如きパ
ターンを発生する。
動作確認の際には端子35に低レベルの信号が
加えられると、インバーター36で反転された信
号と非反転信号とが周期切換ゲート33に加えら
れて、第1の分周器28の出力をゲート32に伝
達するようになる。第1の分周器28の出力パル
スの周器は第4図のd点の波形に示すように短
い。この短い周期のパルスがパターン発生回路2
4に加えられることにより、端子23に生じるパ
ターンの時間Tは通常動作時よりも短かくなる。
しかしながらかかる回路構成に於いては半導体
チツプ上に測定用端子を余分に設けねばならず、
また容器にも測定用端子を余分に設けねばならな
い欠点がある。このため半導体チツプ面積が増加
し、歩留りを低下せしめるばかりでなく、容器を
大きくせねばならず製造コストの増加を招くこと
になる。
従つて、本発明の目的は端子数を通常動作に必
要な数以上に増加することなく、動作確認に要す
る時間の短かいパルス波形発生装置を提供するこ
とにある。
本発明によれば、制御端子に印加される制御信
号に応じて出力端子にあらかじめ定められる所定
のパルス波形の出力信号を出力するパルス波形発
生装置に於いて、連続パルス発生回路と、この連
続パルスを分周する第1の分周器と、第1の分周
器の出力をさらに分周する第2の分周器と、第1
の分周器の出力と第2の分周器の出力とを切り換
えて通常状態時には第2の分周器の出力を出力す
る切り換え回路と、切り換え回路の出力を入力す
るゲート回路と、ゲート回路に制御信号を印加し
もつてゲート回路から切り換え回路の出力を取り
出す制御信号入力端子と、ゲート回路の出力によ
つて所定のパルス波形の出力信号を整形するパタ
ーン整形回路と、パターン整形回路の出力信号を
取り出す出力端子と、出力端子が無信号時とは異
なる電圧レベルにある時制御信号によりパルスを
発生するパルス発生回路と、出力端子が無信号時
とは異なる電圧レベルにある時このパルス発生回
路で生じるパルスのにより切り換え回路の出力に
第1の分周器の出力を出力するように切り換え回
路を切り換える切り換信号発生器とを含むパルス
波形発生装置を得る。
次に図面を参照して本発明の一実施例をより詳
細に説明する。
第3図は半導体集積回路に実現するアラーム機
構付電子時計のブロツクダイアグラムである。
連続パルスを端子47に受け第1の分周器48
で分周して第4図dの波形のパルスを得、さらに
この波形のパルスを第2の分周器49で分周して
第4図eの波形を得る。これら第1の分周器48
の出力と第2の分周器49の出力とはそれぞれ切
り換え回路53に加えられる。この切り換え回路
53の出力からは、定常動作時即ち動作確認時点
でない場合には第2の分周器49の出力が取り出
される。切り換え回路53の出力はゲート52に
加えられる。ゲート52は、端子41に所定の信
号(本実施例では第4図a点の波形で示す如きあ
らかじめ設定される時刻に発生する高レベルの電
圧)が加えられないかぎり、切り換え回路53の
出力を出力しない。端子41に所定の信号が加え
られると、ゲート52からは切り換え回路の出力
である第2の分周器の出力がパターン発生回路4
4に加えられ、第4図c点の波形として示すパル
ス信号がゲート50、インバーター51を介して
端子43に出力され、この出力によつて発振器
(図示せず)を動作せしめる。発振器はパターン
発生回路44の出力が高レベルの時発信するの
で、例えばまず15秒発振すると75秒停止し、15秒
発振し45秒停止し、15秒発振し15秒停止し以後外
部から発振を止めるまで発振する。
ワンパルス発生回路42、インバーター54、
ゲート50、インバーター51、フリツプフロツ
プ46、自動復帰回路45は動作確認のための回
路であるが、上記の定常動作時に於いても端子4
1に所定の信号が加わつた時、第4図b点の波形
に示すように1つのパルスaが出、フリツプフロ
ツプ46に加えられる。しかしながらこの時点で
は端子43の電位は第4図c点の波形で示すよう
に低レベルにあるので、フリツプフロツプ46は
動作しない。またワンバルス発生回路42の出力
はインバーター54を介してゲート50に加えら
れゲート50を低レベルにするので、端子43に
このパルスdによつて信号が生じることはない。
次に、動作確認時には、まず端子43に高レベ
ルの電圧を加え、(第5図c点の波形のパルス
A)、しかる後端子41に高レベルの電圧信号を
加える(第5図a点の波形)。端子41の電圧信
号によりワンパルス発生回路42から第5図b点
の波形に示す如きパルスβが生じフリツプフロツ
プ46に加えられる。この時端子43は高レベル
にあるのでフリツプフロツプ46が動作して、切
り換え回路53を第1の分周器48の出力を取り
出すように切り換える。その後端子43の電圧は
除かれる。第1の分周器48の出力は切り換え回
路53、ゲート52を介してパターン発生回路4
4に加えられ、所定の形状のパターンを生じる
が、第1の分周器48の出力パルスの周期(第5
図d点の波形)は第1の分周器49の出力パルス
の周期(第5図e点の波形)より短かいので、端
子43に生じるパターンは第5図c点の波形の
t1,t2で示すように周期の短かいものである。こ
のパターンは自動復帰回路45で所定のパターン
が2度繰り返すように制御されて、フリツプフロ
ツプ46をリセツトする。その後は上記の定常動
作をする。この自動復帰回路45はパターン発生
回路44の出力パルスを計数してフリツプフロツ
プ46をリセツトすることもでき、また所定の時
間巾の出力パルスを生じるようにして所定の時間
後フリツプフロツプ46をリセツトするようにし
ても良い。
このように本発明によれば動作確認のための測
定端子を必要とせずに、動作の確認を短時間で行
うことができる。従つて、チツプ面積を増大しせ
しめることがなく、このために歩留りを低下した
りコストを高くしたりすることがない。また容器
も端子の増加がないのでその分だけ安価な容器を
用いることができる。また動作確認が容易で短時
間に行え、量産性を向上せしめることができる。
このように低コストで量産性の高いパルス波形発
生装置を得ることができる。
上記に本発明をアラーム機構付電子時計につい
て説明したが、本発明は上記に限定されることな
く、1つの制御信号に応じて所定形状のパルスを
生じるパルス波形発生装置には同様に適用できる
ものである。
【図面の簡単な説明】
第1図、第2図はそれぞれ従来例を示すブロツ
クダイヤグラムである。第3図は本発明の実施例
を示すブロツクダイヤグラムである。第4図はそ
れぞれ第1図乃至第3図の定常動作時の動作を示
す波形図である。第5図は第3図の動作確認時の
動作を示す波形図である。 1,21,41,3,23,43,7,27,
47,35……端子、8,28,29,48,4
9……分周器、12,32,50,52……ゲー
ト、4,24,44……パターン発生回路、3
3,53……切り換え回路、36,51,54…
…インバータ、42……ワンパルス発生回路、4
5……自動復帰回路、46……フリツプフロツ
プ。

Claims (1)

  1. 【特許請求の範囲】 1 制御端子に印加される制御信号に応じて出力
    端子にあらかじめ設定されるパルス波形の出力信
    号を生じるパルス波形発生回路と、出力端子に定
    常状態とは異なる信号を加え、制御端子に制御信
    号を加えることにより前記出力信号の周期を短か
    くする動作確認回路とを含むパルス波形発生装
    置。 2 前記パルス波形発生回路は連続パルス入力端
    子と、該連続パルス入力端子に印加される連続パ
    ルスを分周する第1の分周器と、該第1の分周器
    の出力をさらに分周する第2の分周器と、前記第
    1の分周器の出力と前記第2の分周器の出力とを
    切り換え、定常状態時には第2の分周器の出力を
    導出する切り換え回路と、制御信号を入力する制
    御端子と、該制御端子に前記制御信号が入力され
    ている時前記切り換え回路の出力を導出するゲー
    トと、該ゲートの出力により前記あらかじめ設定
    されるパルス波形を導出するパルス波形整形回路
    とを含み、前記動作確認回路は前記制御信号によ
    りパルスを1つ発生するパルス発生回路と、該パ
    ルス発生回路のパルスを受け、前記出力端子が定
    常状態とは異なる電圧状態の時前記切り換え回路
    を切り換えて該切り換え回路から前記第1の分周
    器の出力を導出するようにする切り換え信号発生
    器とを含むことを特徴とする前記特許請求の範囲
    第1項のパルス波形発生装置。
JP4050977A 1977-04-08 1977-04-08 Pulse waveform generator Granted JPS53125074A (en)

Priority Applications (1)

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JP4050977A JPS53125074A (en) 1977-04-08 1977-04-08 Pulse waveform generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4050977A JPS53125074A (en) 1977-04-08 1977-04-08 Pulse waveform generator

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Publication Number Publication Date
JPS53125074A JPS53125074A (en) 1978-11-01
JPS6131437B2 true JPS6131437B2 (ja) 1986-07-19

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ID=12582505

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JP4050977A Granted JPS53125074A (en) 1977-04-08 1977-04-08 Pulse waveform generator

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61127144A (ja) * 1984-11-26 1986-06-14 Nec Corp 試験容易化lsi回路

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JPS53125074A (en) 1978-11-01

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