JPH01310434A - 多段並列２進加減算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌ１ユ」はり１立１ 本発明は多段並列２進加ｆｉｌ器及び／または減算器に
関し、特に複数のより小さな加痺器及び／または減算器
として作動するべく容易に切換え可能な装置に関する。

更米亘１ 図形信号プロセッサの算術論理演算装置（ＡＬＵ）は多
数の異なる機能を実行しなければならない。算術機能の
うちで必要なことは、この装置が例えば３２ビツトの長
い語用の加簿器或いは減算器として作動可能なこと、ま
た画素（ビクセル）を処理する場合に例えば２ビツトの
小グループに分れて作動可能なことである。高画素処理
率は高鮮明度の表示を作り出さなければならないので、
３２段加算器を１６１［１の２段加算器に変換可能にし
、１６画素を同時に処理できるようにすることが望まし
い。１個の３２段加ｎ番を別々な１６個の２段加算器に
分けるために採り得る方法は、ゲーティング・トランジ
スタを２段ブロック間のキャリイ（桁上げ）経路に追加
することにより、１個の２段ブロックからの桁上げ信号
が次の２段ブロックに加えられるのを防ぐことができる
ようにするというものである。この方法が欠点として持
つ不利は、加算器が単一の３２段装置として作動してい
る時に、桁上げ経路に沿って伝搬される桁上げ信号に１
５個の追加のトランジスタによって望ましくない追加の
遅延が課されてしまうということである。

これらのゲーティング・トランジスタによって生じる追
加の桁上げ経路の遅延は、３２１０のうちの半分だけを
用いて各段８ブロックの段を２段形成することにより減
少させることかできるが、これはその時に追加のゲーテ
ィング・トランジスタ７ｇｌだけが必要だからである。

このことは、処理画素と加算器が表示の鮮明度を好まし
くなく制限しｑる場合に、加算器の電位処！能力の半分
が放棄されてしまうとこを意味する。更に、桁上げ経路
に７個の追加のトランジスタを含むことにより受入れが
たい遅延を生じ得る。

本発明の目的は、多段加算器及び／または減枠器の桁上
げ経路を、経路に沿う桁Ｆげ信号の伝搬に追加の遅延を
課さずに細分できるようにすることである。

問題点を解決するための手 本発明に従って、多段並列２進加算器及び／または減ｔ
３器を提供するが、これは、 連続段の複数のグループに分けられた段であって、段の
各グループが桁、Ｆげ伝搬信号出力と桁上げ発生信号出
力とを有する段と、 桁上げ信号が沿って伝搬され得る桁上げ経路であって、
この桁上げ経路が段のグループからの桁上げ伝搬信号出
力にそれぞれ応答する複数の直列接続ゲーティング手段
を含み、段のグループの桁上げ発生信号出力にそれぞれ
応答する複数の桁上げ信号発生回路に接続されて、桁上
げ経路に桁上げ信号を加える桁上げ経路とを有する多段
並列２進加算器及び／または減陣器において、段の各グ
ループが、桁上げ中断信号に応答して、そのグループに
よる桁上げ伝搬信号及び桁上げ発生信号の生産を禁止し
、かつそのグループから単独の別の桁上げ出力信号を提
供する手段を含み、ゆえに段のグループが、それらへの
桁上げ中断信号の印加に応答して、段の１個以」二のグ
ループを有する別々の並列２進加算器及び／または減算
器として、或いは全ての段を含む単一の２進加算器及び
／または減算器として様々に作ｌＪすることができるよ
うにする多段並列２進加ｒ４ＰＡ及び／または減ｔｓ器
である。

簡潔のために、以下［加算器１という言葉は、文脈から
明らかに「減算器Ｊと対照したものとしての加算器を意
味する場合以外は、［加算器及び／または減算器」とい
う意味を表わすために用いる。

一例の加算器は３２段を有し、各グループが２段づつ有
している。この加算器は、それぞれが２段づつ有する別
々の１６個の加ｍ器として、またそれぞれが４段づつ有
する別々の８個の加算器として、それぞれが８段づつ有
する別々の４個の加算器として、またはそれぞれが１６
段づつ有する別々の２個の加ｎ＋ａとして、或いは３２
段を右づる申−の加算器として等、選択的に作動するべ
く配列することができる。デコーディング回路を提供し
て、この加算器をより少数段の加算器に分離することを
制御することができる。

桁上げ入力を別々の各加算器の最下位段に加えて、各加
算器への一組の入力ビットを反転させる手段を提供する
ことにより、各加算器が減算器として作動する。

この加算器はどの様な型の論理回路を使用しても構成す
ることができる。ＭＯＳダイーブミック論理を使用して
もよい。桁上げ経路に接続された各ゲーティング手段は
、ゲートに段のＩｌｌ達グループからの桁上げ伝搬信号
が制御的に加えられる単一のＭＯＳトランジスタであっ
てよい。桁上げ経路から基準電位に接続された分路トラ
ンジスタ回路は、段の関連グループからの桁上げ発生信
号に応答する桁上げ信号発生回路を構成して、桁上げ信
号を桁上げ経路に加えることができる。桁上げ中断信号
により、単一のＭＯＳトランジスタのゲートに接続され
たゲートを、そこに桁上げ伝搬信号が加えられることを
制御するべく作動させることができる。別のトランジス
タを分路接続トランジスタと直列に接続してもよく、ま
たこれを桁上げ中断信号によって制御して、桁上げ信号
が桁−ヒげ発生信号から桁上げ経路に加えられることを
制御してもよい。

本発明を具体化する加算器の一例を添付図面に関連して
説明する。

実施例 本発明を具体化する加算器の一例を第１図に示すが、こ
れはブロックＰ１．Ｐ２．Ｐ３．。

Ｐｌ６で表わす１６の対にした３２段を有づる１゜平明
にするため、第１図には幾つかのブロックのみを示す。

これらのブロックのそれぞれへの接続は第２図に示す。

加算される２対のビットの入力及び和のビットの出力は
、加算器を別々のより小さな加算器に分割することによ
って影響を受けないので、図示しない。各ブロックＰは
コンダクタＡを介して算術許可信号を受は取る。インジ
Ｉり１−　＜導入）桁上げ信号がコンダクタＢに逆の形
で加えられるが、このコンダクタＢはインバータを通し
てブロックＰ１に、そしてＮＯＲゲートＮ２乃苦Ｎ１６
を通してブロックＰ２乃至Ｐ１６にそれぞれ接続されて
いる。桁上げ経路は１個のブロックＰから次のブロック
にわたっており、第一のブロックＰ１から始まって、最
後のブロックＰ１６で終わっている。隣接ブロックの他
の対Ｐ２及びＰ３、Ｐｉ及びＰ５、Ｐ６及びＰｌ、Ｐ８
及びＰ９、Ｐｌｏ及びＰｌｌ、Ｐｌ　２及びＰｌ３、そ
してＰｌ４及びＰｌ５の間には桁上げ信号再発生回路り
が提供されており、それぞれは、次のブロックＰの桁上
げ経路入力から接地に接続されているＭＯＳトランジス
タのゲートを駆動させるインバータと、桁上げ経路入力
から供給電圧ｖｏＣに接続されておりそのゲートでプリ
チャージ信号φＰを受は取る第二のＭＯＳトランジスタ
とから成る。

各ブロックＰには逆の形の桁上げ中１ＦｉｔａＮ用の入
力があり、この信号は通常の桁上げ経路を使用禁止にし
て、１６ブロツクのうちの幾つかだけを有する加算器の
一部としてこれらのブロックを別別に使用することがで
きるようにするのに役立つ。

桁上げ中断信号を第３図に示す加譚器段の特定の形で使
用する方法を同図を参照して詳細に説明する。各ブロッ
クには「桁上げアウト」出力接続があり、そこにはブロ
ックの一対の段によって生じるいかなる桁上げ信号も現
われるが、この出力は上述の桁上げ経路への追加的な桁
上げ信号の出力であり、３２ビツトの加算器を分割した
ときに別別の小さい加算器の最上位の２段を特定ブロッ
クが含む場合、オーバフロー・ビット出力として重要で
ある。

桁上げ中断信号は４個のＮＡＮＤゲートＭ１゜Ｍ２．Ｍ
３．及びＭ４によって生じ、これらは次の通りブロック
Ｐの桁上げ中断入力に接続されている。すなわちゲート
Ｍ１の出力はブロックＰ１゜Ｐ３．Ｐ５．、Ｐｉ　５に
接続されている。ゲートＭ２（７）出力Ｇ、ｔ７０ツク
Ｐ２．Ｐ６．Ｐ１０及びＰｌ４に加えられる。ゲートＭ
３の出力はブロックＰ４及びＰｌ２に接続されている。

ゲートＭ４の出力はブロックＰ８に接続されている。ゲ
ートＭ１は５人力のＮＡＮＤゲートで、その５人力で信
号に１．に２．に３．に４笈びＪを受は取る。

ゲートＭ２は４人力のＮＡＮＯゲートで、その人力で信
＠に２．に３．に４及びＪを受は取る。ゲートＭ３は３
人力のＮＡＮＤゲートで、その人力で信号に３．に４及
びＪを受は取る。ゲートＭ４は２人力のＮＡＮＯゲート
で、その人力で信号に４及びＪを受は取る。信号Ｋ１．
に２．に３及びに４は選択信号であり、信号Ｊは桁上げ
中断信号が必要な場合にゲートＭｌ、Ｍ２．Ｍ３及びＭ
４に加えられるゲーティング信号である。

ブロックＰ１乃至Ｐ１５のそれぞれへの桁上げ中断入力
は、次のブロックＰのインジ１クト桁上げ入力に接続さ
れているＮＯＲゲーｔ−Ｎ２乃至Ｎ１６のうちの１個の
入力に接続されている。インジェクト桁上げ入力及びＮ
ＯＲゲートＮ２乃至Ｎ１６の目的は、１加算器または複
数の加算器を減算器として使用可能にすることである。

ある２進数を別の２進数から引くことができるようにす
るために必要なことは、引かれる数のそれぞれのビット
を逆にすること、すなわち１はＯに変え、０は１に変え
ることである。更に、桁上げ人力を加算器の第一段目に
、或いは回路が幾つかの別々の加算器として作動する場
合は各加算器の第一段目に加える。これらの操作によっ
てマルチビット並列減算器がマルチビット並列減算器と
して作動可能になるということがわかる。

信号Ｊ、Ｋｌ、に２．に３及びに４のゲートＭ１．Ｍ２
．Ｍ３及びＭ４への印加、及びこれらのゲートの出力の
ブロックＰ１乃至Ｐ１５への接続は、信号に４及びＪの
みがある場合、ゲートＭ４の出力が低になり、低信号が
ブロックＰ８の桁上げ中断出力に加えられるように配列
されている。この効果は、ブロックＰ８及びＰ９の間の
桁上げ経路接続を中断し、回路が３２ビツト加算鼎の代
わりに別々の２個の１６ピツト加株器として作動するこ
とができるようにすることである。ブロックＰ９のイン
ジェクト桁上げ入力に接続されているＮＯＲゲートＮ９
の入力に低信号を印加することにより、ブロックＰ９乃
至Ｐ１６が、必要な場合には加算器としてだけでなく減
算器どしても作動することが可能になる。

信号に３．に４及びＪが全である場合は、ゲートＭ３及
びＭ４の両方が低出力を生じ、それらによってその加算
器が別々の４個の８ビツト加算器に分割される。信号に
３．に４及びＪだけでなく信号に２もある場合、ゲート
Ｍ２の出力も同様に低になり、加陣器が８個の４ピツト
加算器に分割される。もし５個の全ての信８に１．に２
．に３゜Ｋ４及びに５がある場合は、４個の全ゲートＭ
ｌ。

Ｍ２．Ｍ３及びＭ４の出力が低になり、それを必要とし
ないＰ１６以外のブロックＰのそれぞれが桁上げ中断信
号を受は取り、１６個のブロックが別々の２ピツト加算
器として作動することができるようになる。

ダイナミックＭＯ８論理を使用するブロックＰのうちの
一つを実現したものを第３図に示すが、この特定ブロッ
クには段ｎ及びｎ＋１が含まれる。

複数の別々の加算器が必要な場合に次に続くブロックか
ら回路を分離可能にするために必要な回路変更は、自照
符号Ｑ乃￥Ｘを記載しである部分を追加することと、イ
ンバータの代わりにＮＯＲゲートＺを用いることを含む
。全１０ツクＰが単一の３２ビツト加算器として同時に
使用される場合、これらの変更が桁上げ経路に沿う桁上
げ４Ｈ号の伝搬遅延の一因とならないことは明らかであ
り、というのも部分Ｑ乃至Ｘ及びＺのどれも桁十げ経路
とは直列に接続されていないからである。

第３図では段の数は増加し、桁上げ伝搬は第１図のよう
に右から左に起こる。各加算段は、（段ｎ用の）トラン
ジスタ３９乃至４３から成る半加算器と、半加算器の「
和」の出ノ〕ピットを入力桁上げビットと組み合わせて
加算段の「和」の出力ビット（Ｏｎ）を生じる（段ｎ用
の）伝送ゲート３０及ｄ３１とを含む。伝送ゲートはＮ
チャネルＭＯ８ＦＥＴ及びＰチャネルＭＯ８ＦＥＴから
成り、これらはゲートに加えられる適切な信岡と並列に
接続されており、同時にターン・オフ及びターン・オン
するようになっているが、この様なゲートは実質的に論
理信号レベルの減貞は何も生じないという利点を有する
。

加ｎ器の段ｎを考えてみると、関連するインバータと共
にトランジスタ３９乃至４３は、逆の入力ビットＡｎ及
びＢｎに応答して、半加尊器として機能し、桁上げ伝搬
信号Ｐｎ及び桁上げ発生信号Ｑｎとを生じる。ビット３
ｎの更に他の反転は、加算器が減算器として使用される
場合に必要で、トランジスタ３９及び５０，４０及び４
９を含む経路を二重に作成することにより実行づること
ができ、−双のトランジスタ３９及び４ｏのゲートへの
接続は交換されており、φＥ低信号代わりに［減惇許可
Ｊ信号が一双のトランジスタ４９及び５０のゲートに加
えられる。第１図の算術許可信号は第３図ではφＥとし
て示されており、この回路はφＥがトランジスタ４９−
５２のゲートとトランジスタ３８のゲートとに加えられ
たときのみ加！３器として作動する。減韓器として作動
しなければならない時は、信号φＥが一双のトランジス
タ４９−５２のゲートとトランジスタ３８のゲートとに
加えられる。信ＳＰｎは伝送ゲート３０及び３１の入力
に加えられるが、ゲート３１の場合はインバータを介し
て加えられ、これらのゲートはコンダクタ６の信号を逆
にすることにより導かれる桁上げ信号Ｃｎ−１によって
制御される１、伝送ゲート３０及び３１の出力により段
ｎの和信号Ｑｎを形成する。

段ｎ＋１は段ｎと同様の構成のもので、逆入力ビットＡ
ｎ＋１及び８ｎ＋１を受は取り、桁上げ伝搬信号Ｐｎ＋
１及び桁上げ発生信号Ｑｎ＋ｌを生じる。

入力桁上げ信号は加粋器段の桁上げ伝達経路の入力を形
成するコンダクタ６に逆の形で加えられる。コンダクタ
６は桁上げ経路出力を形成するコンダクタ７にトランジ
スタ８を通して接続されている。コンダクタ７はトラン
ジスタ１４を通して電圧源■、。に接続されているが、
このトランジスタ１４はプリチャージ信号φＰによって
導電するようになっている。

桁上げの伝搬及び発生の制御において、加算器の段は、
例えば段Ｏ及び１が一組に、段２及び３が一組に、段４
は段５と一組に等、第１図に示したものと同様に二段−
組にされている。これらの回路は各組の段ごとに同一で
あるので、段ｎ及びｎ＋１と関連する回路のみを以下に
説明する。入力桁上げ信号はインバータ１６を介して段
ｎの桁上げ入力に加えられる。インバータ１６の出力は
トランジスタ３５のゲートに加えられるが、このトラン
ジスタはＰｎ、すなわち段ｎからの桁上げ伝搬信号によ
って制御されるトランジスタ３６と直列に接続されてい
る。トランジスタ３５の出力は桁上げ信号Ｏｎで、段ｎ
＋１の桁上げ入力に接続されている。信号ｐｎは段ｎ　
−＋−ｉからの信号Ｐｎ＋１と共にＮ’Ａ　Ｎ　Ｄゲー
ト１９の入力に加えられ、その出力はＮＯＲゲート２を
通してトランジスタ８を制御する。信＠Ｐｎ及びＰｎ＋
１は段ｎ及びｎ＋１からの桁上げ伝搬信号を表わしてい
るので、ＮＡＮＤゲート１９によって組み合わせる場合
、それらはトランジスタ８を通して］ンダクタ７に逆桁
上げ入力信号を運ぶのに役立つということが明らかであ
る。トランジスタ３４による反転後の段ｎからの桁上げ
発生信号Ｑｎは段ｎ＋１への第二の桁上げ入力を形成づ
る１、信号Ｇｎはまた、段ｎ＋１からの桁上げ伝搬信号
ｐｎ＋１と共にＮＡＮＤゲート２２にも加えられ、ゲー
ト２２の出力はＮＡＮＤゲート２４に加えられる。ＮＡ
ＮＯゲート２４はまた反転後の段ｎ＋１からの桁上げ発
生信号Ｇｎ＋１も受は取り、コンダクタ７から接地に直
列経路で接続されたトランジスタ２６をｉｉＩ制御する
のに使用する出力を生じる。逆桁上げ中断信号はトラン
ジスタ２６と直列に接続されたトランジスタ５３のゲー
トに加えられ、同様にＮＯＲゲートＺの第二の入力にも
加えられる。

前述の回路は論理演粋を実行して、段ｎ及びｎ＋１から
の桁上げ伝搬信号及び桁上げ発生信号を組み合わせ、段
ｎ＋１からの逆桁上げを表わす信号が正しく発生されて
、逆の形でコンダクタ６に加えられる桁上げ入力の伝搬
に課ぜられる遅延だけがトランジスタ８によるようにす
る。図示した桁上げ経路に用いる論理の形は、残りの回
路に用いるものと同一のもので、ダイナミックＭＯ８論
理として知られているが、それは、プリチャージ信号φ
Ｐによる電圧ｖＣＣへのコンダクタ６及び７のブリチャ
ージング及び桁上げされたデータ・ビットに依存するそ
れらの選択的放電によって作動する。桁上げは適切なコ
ンダクタの接地への放電によって表わされ、コンダクタ
６は放電されて、図示していないが前位の段による入力
桁上げ信号を表わすが、トランジスタＸのゲートに接続
されているＮＯＲゲートＷは、加算器を減１１Ｊとして
使用可能にするためのコンダクタ６への桁上げインジェ
クションの目的で示されている。トランジスタ２６は、
トランジスタ８が導電していない場合にコンダクタ７を
放電させるのに役立つが、これは段ｎ及びｎ＋１が桁上
げ出力を生じるがこれらが桁上げをコンダクタ６から伝
搬する必要は必ずしもない場合の状態である。段ｎ及び
ｎ＋１の両方が桁上げ伝搬信号を生じる場合、すなわち
ｐｎ及びＰｎ＋１の両方がある場合、ＮＡＮＤゲート１
９が応答して、ＮＯＲゲートＺが信号をトランジスタ８
に加えられてそれが導電することになり、従っていかな
る逆の桁上げ人力信号もコンダクタ７を放電さゼる。段
ｎ及びｎ＋１は共に、段ｎ＋１が桁上げ発生信号を発生
するか、または段ｎが桁上げ発生信号Ｑｎを発生して段
ｎ＋１が桁上げ伝搬信号Ｐｎ＋１を発生する場合に、桁
上げ入力にかかわらず、桁上げ出力を生じる。後者の場
合ＮＡＮＤゲート２２が反応して信号をＮＡＮＤゲート
２４に加え、また前者の場合は信号Ｇｎ＋１がＮＡＮＤ
ゲート２４に直接加えられる。これらのうちのどちらか
があると、もし桁上げ中断信号がトランジスタ５３に加
えられ、放電経路を無効にする場合、ゲート２４はトラ
ンジスタ２６をスイッチ・オンしてコンダクタ７を放電
させる。桁上げ中断信号は同様にインバータＱを通して
も加えられ、ＮＯＲゲートｌを無効にし、桁上げがトラ
ンジスタ８を介してコンダクタ７に加えられるのを防ぐ
。

段ｎへの入力桁上げはコンダクタ６のみから導かれるこ
とができ、インバータ１６を通して段ｎに送り込まれる
。段ｎ＋１への入力桁上げは、トランジスタ３６が導電
しているとぎに段ｎが桁上げ伝搬信号ｐｎを発生する場
合に、コンダクタ６から導かれることができる。更に、
段ｎは桁上げ発生信号Ｇｎを生じることができ、これは
トランジスタ３４を通して段ｎ＋１に加えられる。

プリチャージ・クロック信号φＰは第３図では加算段の
論理回路の機能を可能にするのに使用される。算術許可
信号は第３図では、含まれる回路のトランジスタに加え
られる信号の論理結合に応答してプリチャージ・クロッ
クによってプリチャージされるコンダクタの選択的放電
を可能にするのに使用される。プリチャージ・クロック
φＰ及び算術許可信号は交互にそれらのそれぞれの接続
に加えられる。

第３図に関連して以上に説明した回路を考えて明らかな
ことは、桁上げ連鎖は、加算器の２段ごとに単一の直列
接続トランジスタのみを含むので、桁上げ信号の桁上げ
連鎖に沿う伝搬遅延は、部分Ｑ乃至Ｘを追加し、かつＮ
ＯＲゲートＺでインバータを置換えて、３２段を有する
単一の加算器を例えばそれぞれが１６段をｈする２個の
加算器、またはそれぞれが２段を有する１６個の加粋器
に分割することを可能にすることによっては影響されな
いということである。

段ｎ＋１の桁上げ出力を」ンダクタ７から分離する必要
がある場合、桁上げ中断信号を、第３図でそのように印
をつけられた２個のコンダクタに加える。桁上げ中断信
号は３機能を実行する：ａ）　　トランジスタ５３をタ
ーン・オフさせることによって桁上げ信号がトランジス
タ２６からコンダクタ７に加えられるのを防ぐ。

ｂ）ゲートＺを閉鎖させることにより、コンダクタ６の
段ｎへの入力桁上げがトランジスタ８を通して！伝達さ
れるのを防ぐ。

Ｃ）　段ｎ＋２（図示せず）のゲートＷが桁上げインジ
ェクト信号を通過させるのを可能にすることにより、次
のグループの段が上述したような減算器として作動する
ことができるようにする。

桁上げ経路コンダクタ７への接続が無効な場合、段ｎ＋
１からの桁上げ出力を提供しなければならない。この桁
上げ出力は部分Ｒ，Ｓ、Ｔ、Ｕ及びＶによって提供され
る。ＮＡＮＤゲートＲはトランジスタ８の機能と同等の
機能を実行し、コンダクタ６からの逆相上げ信号をＮΔ
ＮＤゲート１９の逆出力と論理結合させる。ＮＡＮＤゲ
ートＴはＯＲゲートとして作動し、ＮＡＮＤゲート２４
の逆出力かまたはＮＡＮＤゲートＲの出力を、或いはそ
の両方を、インバータＶを通して桁上げ出力に送る。

以上に本発明を特定の実施例に関連して説明したが、上
述の実施例に制限されるものではない。

例えば、この加算器はどんな種類のデジタル論理回路か
ら構成してもよく、また望みならば、他の種類のこの様
な回路を含んでもよい。加算器は特定の応用に必要なだ
け多数のまたは少数の段を含むことができ、上述したも
のとは違うｈ法で分割することが可能である。この分割
の場合、異なる数の段の複数の別々の加算器を生じるこ
とが可能である。これらの加締器は、減算器として作動
する能力なしで、加算器としてのみ作動するべく構成し
てもよい。

以上の説明に関連して、更に下記の墳を開示する。

（１）　　多段並列２進加算器及び／または減算器であ
って、連続段の複数のグループに分けられた段で、段の
各グループが桁上げ伝搬信号出力と桁上げ発生信号出力
とを有する段と、桁上げ信号が沿って伝搬され得る桁上
げ経路で、この桁上げ経路が段のグループからの桁上げ
伝搬信号出力にそれぞれ応答する複数の直列接続ゲーテ
ィング手段を含み、段のグループの桁上げ発生信号出力
にそれぞれ応答する複数の桁上げ信号発生回路に接続さ
れて、桁上げ経路に桁上げ信号を加える桁上げ経路とを
有する多段並列２進加算器及び／または減算器において
、段の各グループが、桁上げ中断信号に応答して、その
グループによる桁上げ伝搬信号及び桁上げ発生信号の生
産を禁止し、かつそのグループから単独の別の桁上げ出
力信号を提供する手段を含み、ゆえに段のグループが、
それらへの桁上げ中断信号の印加に応答して、段の１個
以上のグループを有する別々の並列２進加算器及び／ま
たは減算器として、或いは全ての段を含む単一の２進加
算器及び／または減算器として様々に作動することがで
きるようにする多段並列２進加陣器及び／または減算器
。

（ａ　第（１）項に記載した多段並列２進加算器及び／
または減算器であって、更に複数のｔ、ｌＪ御倍信号応
答して複数の桁上げ中断信号の選択された１個を生じる
デコーディング手段を含み、それぞれが段を同一サイズ
の段の複数のグループに分割するべく接続されており、
異なる桁上げ中断信号が段を異なるサイズのグループに
分割する多段並列２進加睦器及び／または減算器。

ｆ３＋３２段を有する、第（２１項に記載した多段並列
２進加ｑ鼎及び／または減算器において、デコーディン
グ手段が、段を少なくとも次のような幾つかのグループ
、すなわち１６段の２グループ、８段の４グループ、４
段の８グループ、２段の１６グループに分割するべく接
続された桁上げ中断信号を発生する多段並列２進加棹器
及び／または減算器。

（４）　　前項に記載した多段並列２進加算器及び／ま
たは減算器において、各段が加算器として構成されてお
り、全ての段を含むグループの最下位段、或いは段がよ
り小さなグループに分割される場合は段の各グループの
最下位段に桁上げ入力を加え、かつ段のそのグループへ
の或いは各グルー′プへの１組の入力ビットの論理状態
を反転させる手段を提供して、それにより、そのグルー
プ或いは各グループが減算器として作動することができ
る多段並列２進加！ｉ器及び／または減算器。

（５Ｊ　　前項に記載した多段並列２進加譚器及び／ま
たは減算器において、段がダイナミックＭＯ８論理を用
いて構成されており、桁上げ経路の各直列接続のゲーテ
ィング手段が単一のＭＯＳトランジスタを含み、そのト
ランジスタのヂャネルは桁上げ経路に接続され、そのゲ
ートには桁上げ伝搬信号が加えられ、また桁上げ信号発
生回路は、桁上げ経路から基準電位への分路経路に接続
されたＭＯＳトランジスタを含み、そのトランジスタの
ゲートには桁上げ発生信号が加えられる多段並列２進加
ｎ器及び／または減算器。

（６）　　第（５）項に記載した多段並列２進加算器及
び／または減算器であって、桁上げ経路の各直列接続ゲ
ーティング手段ごとに更に他のゲーティング手段を含み
、桁上げ伝搬信号を単一のＭＯＳトランジスタのゲート
に加え、各桁−ヒげ信号発生回路において追加のＭＯＳ
トランジスタが直列に分路経路のＭＯＳトランジスタと
接続され、更に他のゲーティング手段と追加のＭＯＳト
ランジスタが桁上げ中断信号または桁上げ中断信号のう
ちの１個によって制御される多段並列２進加算器及び／
または減揮器。

（７）　　実質的に、ここに説明したような、また添付
の図面に説明されるような多段並列２進加惇器及び／ま
たは減算器。

（８）　　多段並列２進加ｎ器及び／または減算器が連
続段の複数のグループに分割した複数の段を有する。各
グループの段は桁上げ伝搬信号及び／または桁上げ発生
信号をそれぞれ生じて、桁上げ１路に沿う直列接続ＭＯ
Ｓトランジスタと分路接続ＭＯＳトランジスタを制御す
ることができる。桁上げ中衛信号により桁上げ伝搬信号
を直列接続トランジスタから遮断し、分路接続トランジ
スタの導電をふさいで、１グループの段からの桁上げ出
力を次のグループの桁上げ経路から分離する。これらの
段により、単一の加舜器／減偉器を形成してもよく、或
いは２段、３段、８段または１６段の別々の等しいグル
ープに分割してもいい。

【図面の簡単な説明】

第１図は加算器のブロック線回路である。 第２図は第１図に用いたような加算器の２段を表すブロ
ックを示す。 第３図はＭＯＳダイナミック論理を用いて構成した加障
器の２段の詳細図である。 １１ユ旦立ｌ」 Ａ、Ｂ：　　　　　コンダクタ Ｐｌ−Ｐｌ　６　：　　ブロック Ｎ２−Ｎ１６：　　ＮＯＲゲート Ｍｌ−Ｍ４：　　　ＮＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. （１）多段並列２進加算器及び／または減算器であって
   、連続段の複数のグループに分けられた段で、段の各グ
   ループが桁上げ伝搬信号出力と桁上げ発生信号出力とを
   有する段と、桁上げ信号が沿って伝搬され得る桁上げ経
   路で、この桁上げ経路が段のグループからの桁上げ伝搬
   信号出力にそれぞれ応答する複数の直列接続ゲーティン
   グ手段を含み、段のグループの桁上げ発生信号出力にそ
   れぞれ応答する複数の桁上げ信号発生回路に接続されて
   、桁上げ経路に桁上げ信号を加える桁上げ経路とを有す
   る多段並列２進加算器及び／または減算器において、段
   の各グループが、桁上げ中断信号に応答して、そのグル
   ープによる桁上げ伝搬信号及び桁上げ発生信号の生産を
   禁止し、かつそのグループから単独の別の桁上げ出力信
   号を提供する手段を含み、ゆえに段のグループが、それ
   らへの桁上げ中断信号の印加に応答して、段の１個以上
   のグループを有する別々の並列２進加算器及び／または
   減算器として、或いは全ての段を含む単一の２進加算器
   及び／または減算器として様々に作動することができる
   ようにする多段並列２進加算器及び／または減算器。