JPS6132128A - キ−入力装置 - Google Patents
キ−入力装置Info
- Publication number
- JPS6132128A JPS6132128A JP15461384A JP15461384A JPS6132128A JP S6132128 A JPS6132128 A JP S6132128A JP 15461384 A JP15461384 A JP 15461384A JP 15461384 A JP15461384 A JP 15461384A JP S6132128 A JPS6132128 A JP S6132128A
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- Japan
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- electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数の行電極と複数の列電極の交差位置にス
イッチング素子を配置してマトリクス状に形成されるキ
ー入力装置に関する。
イッチング素子を配置してマトリクス状に形成されるキ
ー入力装置に関する。
背景技術
典型的な先行技術を第３図に示す。キーマトリクス回路
１には複数ｎの行電極Ｌ１．Ｌ２・・・、Ｌｎ−１，Ｌ
ｎと複数−の列電極Ｐ １ 、Ｐ ２、−Ｐａ＋−１，
Ｐ＋＊とが交差して配置され、行電極Ｌ１〜Ｌｎと列電
極Ｐ１〜Ｐ＋＋＋との交差位置にはスイッチング素子Ｓ
Ｗがそれぞれ配置されさる。行電極Ｌｌ−Ｌｎの各入力
端子ＫＳＩ、ＫＳ２． ・、ＫＳｎ−１，ＫＳｎはタイ
ミングパルス発生回路２に接続される。このタイミング
パルス発生回路２から時間順次的にタイミングパルスが
繰り返し発生され、行電極Ｌ１〜Ｌｎに走査される。一
方列電極Ｐｉ−Ｐｍの各出力端子ＫＤＩ、ＫＤ２．−。
１には複数ｎの行電極Ｌ１．Ｌ２・・・、Ｌｎ−１，Ｌ
ｎと複数−の列電極Ｐ １ 、Ｐ ２、−Ｐａ＋−１，
Ｐ＋＊とが交差して配置され、行電極Ｌ１〜Ｌｎと列電
極Ｐ１〜Ｐ＋＋＋との交差位置にはスイッチング素子Ｓ
Ｗがそれぞれ配置されさる。行電極Ｌｌ−Ｌｎの各入力
端子ＫＳＩ、ＫＳ２． ・、ＫＳｎ−１，ＫＳｎはタイ
ミングパルス発生回路２に接続される。このタイミング
パルス発生回路２から時間順次的にタイミングパルスが
繰り返し発生され、行電極Ｌ１〜Ｌｎに走査される。一
方列電極Ｐｉ−Ｐｍの各出力端子ＫＤＩ、ＫＤ２．−。
ＫＤｍ−１，ＫＤｍはラインＤｉ、Ｄ２． ・、’ Ｄ
ａ＋−１，Ｄｍを介してバッファ３に接続されており、
またラインＤ１〜ＤＩ１１には抵抗Ｒ１，Ｒ２・・・Ｒ
ｍ−１−Ｒｍをそれぞれ介して電源＋Ｖｃｃに並列的に
接続されたプルアップ抵抗４に接続される。
ａ＋−１，Ｄｍを介してバッファ３に接続されており、
またラインＤ１〜ＤＩ１１には抵抗Ｒ１，Ｒ２・・・Ｒ
ｍ−１−Ｒｍをそれぞれ介して電源＋Ｖｃｃに並列的に
接続されたプルアップ抵抗４に接続される。
たとえばスイッチング素子ＳＷＩが押圧繰作されたとき
は、キーマトリクス回路１の出力端子ＫＤ１からのタイ
ミングパルスはプルアップ抵抗４によってレベルアップ
されてバッファ３に与えられる。バッファ３からのデー
タ出力はマイクロコンピュータなどによって実現される
処理回路ＣＰＵに与えられ、この処理回路ＣＰＵにおい
て押圧操作されたスイッチング素子ＳＷ１が識別されて
読み取られる。
は、キーマトリクス回路１の出力端子ＫＤ１からのタイ
ミングパルスはプルアップ抵抗４によってレベルアップ
されてバッファ３に与えられる。バッファ３からのデー
タ出力はマイクロコンピュータなどによって実現される
処理回路ＣＰＵに与えられ、この処理回路ＣＰＵにおい
て押圧操作されたスイッチング素子ＳＷ１が識別されて
読み取られる。
発明が解決しようとする問題点
上記先行技術では、キーマトリクス回路１はｎ本の入力
端子Ｌｌ、Ｌ２．−．Ｌｎ−１，Ｌｎと、ｍ本の出力端
子ＫＤＩ、ＫＤ２．・・・、ＫＤｍ−１゜ＫＤｍとを有
しており、キーマトリクス回路１の構成が複雑になり、
生産性が劣ることとなる。
端子Ｌｌ、Ｌ２．−．Ｌｎ−１，Ｌｎと、ｍ本の出力端
子ＫＤＩ、ＫＤ２．・・・、ＫＤｍ−１゜ＫＤｍとを有
しており、キーマトリクス回路１の構成が複雑になり、
生産性が劣ることとなる。
目 的
本発明の目的は、上述の技術的課題を解決し、キーマト
リクス回路の電気的構成を簡略化するようにしたキー入
力装置を提幽することである。
リクス回路の電気的構成を簡略化するようにしたキー入
力装置を提幽することである。
問題、αを解決するための手段
本発明は、複数の行電極と複数の列電極との交差位置に
スイッチング素子を配置してマトリクス状に形成される
キー入力装置において、行電極または列電極のいずれか
一方を個別的な抵抗をそれぞれ介して共通の電位に接続
し、行電極または列”電極のいずれか他方に予め定めた
電位に順次的に繰り返し与えて走査し、または個別的に
対応する電位を与えることを特徴とするキー入力装置で
ある。
スイッチング素子を配置してマトリクス状に形成される
キー入力装置において、行電極または列電極のいずれか
一方を個別的な抵抗をそれぞれ介して共通の電位に接続
し、行電極または列”電極のいずれか他方に予め定めた
電位に順次的に繰り返し与えて走査し、または個別的に
対応する電位を与えることを特徴とするキー入力装置で
ある。
本発明に従えば行電極または列電極のいずれが一方を個
別的な抵抗をそれぞれ介して共通の電位に接続し、行電
極または列電極のいずれが他方に予め定めた電位を順次
的に繰り返し与えて走査し、または個別的に対応する電
位を与えるようにしたことによってキー入力装置の電気
的構成が簡略となり、これによってキー入力装置の生産
性が向上される。
別的な抵抗をそれぞれ介して共通の電位に接続し、行電
極または列電極のいずれが他方に予め定めた電位を順次
的に繰り返し与えて走査し、または個別的に対応する電
位を与えるようにしたことによってキー入力装置の電気
的構成が簡略となり、これによってキー入力装置の生産
性が向上される。
実施例
第１図は本発明の一実施例に従うキー入力装置５の電気
回路である。キーマトリクス回路６は複数ｎの行電極Ｌ
ｌ、Ｌ２．−．Ｌｎ−１，Ｌｎと複数論の列電極Ｐｉ、
Ｐ２．・・・、Ｐ加−１，Ｐ輸とが交差して配置され、
行電極Ｌ１〜Ｌｎ と列電極Ｐ１〜Ｐｍとの交差位置に
は総括的な参照符ＳＷで示すスイッチング素子が配置さ
れる。行電極Ｌｌ−Ｌｎの各入力端子ＫＳＩ、ＫＳ２．
・・・、ＫＳｎ−１，ＫＳｎは同一の特性値を有する
抵抗ｒ１、ｒ２．・・・、ｒｎ−１＊ｒｎをそれぞれ介
して共通の電源中Ｖｃｃの電源端子Ａおよび接地側の端
子Ｂに接続される。
回路である。キーマトリクス回路６は複数ｎの行電極Ｌ
ｌ、Ｌ２．−．Ｌｎ−１，Ｌｎと複数論の列電極Ｐｉ、
Ｐ２．・・・、Ｐ加−１，Ｐ輸とが交差して配置され、
行電極Ｌ１〜Ｌｎ と列電極Ｐ１〜Ｐｍとの交差位置に
は総括的な参照符ＳＷで示すスイッチング素子が配置さ
れる。行電極Ｌｌ−Ｌｎの各入力端子ＫＳＩ、ＫＳ２．
・・・、ＫＳｎ−１，ＫＳｎは同一の特性値を有する
抵抗ｒ１、ｒ２．・・・、ｒｎ−１＊ｒｎをそれぞれ介
して共通の電源中Ｖｃｃの電源端子Ａおよび接地側の端
子Ｂに接続される。
列電極Ｐｉ−Ｐｍの各出力端子ＫＤＩ、ＫＤ２゜＝−、
Ｋ’Ｄｔ１１−１ 、Ｋ ＤｍはラインＤｉ、Ｄ２．−
。
Ｋ’Ｄｔ１１−１ 、Ｋ ＤｍはラインＤｉ、Ｄ２．−
。
Ｄｍ−１，Ｄｍを介してＡ／Ｄ変換回路７に接続されて
おり、またラインＤ１〜Ｄｍには同一の特性値を有する
抵抗Ｒ１，Ｒ２，−、Ｒｎ＋−１，Ｒｍをそれぞれ介し
て電源＋Ｖｃｃに並列的に接続されたプルアップ抵抗８
に接続される。このプルアップ抵抗８によってキーマト
リクス回路６がらのアナログ信号がレベルアップされて
Ａ／Ｄ変換回路７に与えられる。Ａ／Ｄ変換回路７によ
ってＡ／Ｄ変換されたデジタル信号は、マイクロコンピ
ュータなどによって実現される処理回路ＣＰＵに与えら
れ、この処理回路ＣＰＵにおいて押圧繰作されたスイッ
チング素子ＳＷが識別されて読み取られる。
おり、またラインＤ１〜Ｄｍには同一の特性値を有する
抵抗Ｒ１，Ｒ２，−、Ｒｎ＋−１，Ｒｍをそれぞれ介し
て電源＋Ｖｃｃに並列的に接続されたプルアップ抵抗８
に接続される。このプルアップ抵抗８によってキーマト
リクス回路６がらのアナログ信号がレベルアップされて
Ａ／Ｄ変換回路７に与えられる。Ａ／Ｄ変換回路７によ
ってＡ／Ｄ変換されたデジタル信号は、マイクロコンピ
ュータなどによって実現される処理回路ＣＰＵに与えら
れ、この処理回路ＣＰＵにおいて押圧繰作されたスイッ
チング素子ＳＷが識別されて読み取られる。
スイッチング素子ＳＷのいずれもが押圧繰作されていな
い場合、端子Ａ、Ｂ間の抵抗ｒｌ 、 ｒ２・・・。
い場合、端子Ａ、Ｂ間の抵抗ｒｌ 、 ｒ２・・・。
ｒｎ−１＋ｒｎで分圧された各出力端子ＫＳＩ、ＫＳ
２ 、− 、 Ｋ Ｓ ｎ −１、Ｋ Ｓ ｎの電圧は
第１式で示される値となる。
２ 、− 、 Ｋ Ｓ ｎ −１、Ｋ Ｓ ｎの電圧は
第１式で示される値となる。
Ｖ ｋｓｉ＝ 電工ＬＸ Ｖ ｅｃ −（１
）ここでＶｋｓｉは１番目の電圧を表わし、ｉは１〜ｎ
の任意の値を表わす。
）ここでＶｋｓｉは１番目の電圧を表わし、ｉは１〜ｎ
の任意の値を表わす。
次に行電極Ｌ１と列電極Ｐ１との交差位置に配置された
スイッチング素子ＳＷ１位置が抑圧操作された場合を想
定する。出力端子ＫＤＩ〜ＫＤｍのラインＤ１〜Ｄｍに
並列的に接続されたプルアップ抵抗８の抵抗Ｒ１〜Ｒｍ
は前記分圧抵抗ｒ１〜 ｒｎよりもそれぞれ大きく選ば
れており、出力端子ＫＤＩがらのアナログ信号はこの抵
抗Ｒ１によってレベルアップされてＡ／Ｄ変換回路７に
入力される。Ａ／Ｄ変換回路７はマルチプレクサ９に接
続される入力端子ＫＹＩ、ＫＹ２．・・・、ＫＹｍ−１
，ＫＹ＋ｎを有しており。ラインＤ１からの前記アナロ
グ信号は入力端子ＫＹＩを介してマルチプレクサ９に入
力される。マルチプレクサ９には、処理回路ＣＰＵによ
って制御されるアドレス信号発生回路１０から発生され
るアドレス信号がラッチ回路１１を介して入力され、こ
のラッチ回路１１はイネーブル信号回路１２から発生さ
れる能動化信号によって能動化される。マルチプレクサ
９に入力された前記アナログ信号はラッチ回路１１から
のアドレス信号によって個別的に選択され、Ａ／Ｄ変換
器１３においてＡ／Ｄ変換される。
スイッチング素子ＳＷ１位置が抑圧操作された場合を想
定する。出力端子ＫＤＩ〜ＫＤｍのラインＤ１〜Ｄｍに
並列的に接続されたプルアップ抵抗８の抵抗Ｒ１〜Ｒｍ
は前記分圧抵抗ｒ１〜 ｒｎよりもそれぞれ大きく選ば
れており、出力端子ＫＤＩがらのアナログ信号はこの抵
抗Ｒ１によってレベルアップされてＡ／Ｄ変換回路７に
入力される。Ａ／Ｄ変換回路７はマルチプレクサ９に接
続される入力端子ＫＹＩ、ＫＹ２．・・・、ＫＹｍ−１
，ＫＹ＋ｎを有しており。ラインＤ１からの前記アナロ
グ信号は入力端子ＫＹＩを介してマルチプレクサ９に入
力される。マルチプレクサ９には、処理回路ＣＰＵによ
って制御されるアドレス信号発生回路１０から発生され
るアドレス信号がラッチ回路１１を介して入力され、こ
のラッチ回路１１はイネーブル信号回路１２から発生さ
れる能動化信号によって能動化される。マルチプレクサ
９に入力された前記アナログ信号はラッチ回路１１から
のアドレス信号によって個別的に選択され、Ａ／Ｄ変換
器１３においてＡ／Ｄ変換される。
Ａ／Ｄ変換器１３からのデジタル信号はデータラッチ回
路１４において保持された後、データバスｆを介して処
理回路ＣＰＵに与えられる。このように処理回路ＣＰＵ
によってアドレス信号発生回路１０およびイネーブル信
号回路１２を制御し、順次入力端子ＫＹＩ〜ＫＹｍの入
力電圧をＡ／Ｄ変換し、その値を識別することにより押
圧操作されたスイッチング素子ＳＷが読み取られる。
このように行電極Ｌ１〜Ｌｎを分圧された共通の電源＋
Ｖｃｃに接続するようにしたことによって、キーマトリ
クス回路６の入出力端子は２本の端子Ａ。
路１４において保持された後、データバスｆを介して処
理回路ＣＰＵに与えられる。このように処理回路ＣＰＵ
によってアドレス信号発生回路１０およびイネーブル信
号回路１２を制御し、順次入力端子ＫＹＩ〜ＫＹｍの入
力電圧をＡ／Ｄ変換し、その値を識別することにより押
圧操作されたスイッチング素子ＳＷが読み取られる。
このように行電極Ｌ１〜Ｌｎを分圧された共通の電源＋
Ｖｃｃに接続するようにしたことによって、キーマトリ
クス回路６の入出力端子は２本の端子Ａ。
Ｂおよびｍ本の出力端子ＫＤＩ〜ＫＤｍであり、従来の
Ｍ十ｎ本に比較しで少なくすみ、キー入力装置１の回路
構成の簡略化を図ることが可能となる。
Ｍ十ｎ本に比較しで少なくすみ、キー入力装置１の回路
構成の簡略化を図ることが可能となる。
第２図は、本発明の他の実施例に従うキー入力装置ＩＡ
の電気回路である。本実施例の構成は第１図の構成に類
似し、対応する部分には同一の参照符を付す。行電極Ｌ
１〜Ｌｎの各入力端子ＫＳ１〜ＫＳｎはタイミングパル
ス発生回路２ｏに接続され、このタイミングパルス発生
回路２ｏがら時間順次的にタイミングパルスが発生され
、走査される。一方列電極Ｐ１〜Ｐｍ は抵抗Ｒ１，
Ｒ２、・・・、Ｒｍ−１，Ｒｍをそれぞれ介して共通の
抵抗Ｒ８に接続され、電源子ｖｃｃの電源端子Ａに接続
される。また抵抗Ｒ１，Ｒ２開には分岐ラインＧ１が接
続され、分岐フィンＧ１は出力端子Ｂを介してラインＧ
２に接続される。
の電気回路である。本実施例の構成は第１図の構成に類
似し、対応する部分には同一の参照符を付す。行電極Ｌ
１〜Ｌｎの各入力端子ＫＳ１〜ＫＳｎはタイミングパル
ス発生回路２ｏに接続され、このタイミングパルス発生
回路２ｏがら時間順次的にタイミングパルスが発生され
、走査される。一方列電極Ｐ１〜Ｐｍ は抵抗Ｒ１，
Ｒ２、・・・、Ｒｍ−１，Ｒｍをそれぞれ介して共通の
抵抗Ｒ８に接続され、電源子ｖｃｃの電源端子Ａに接続
される。また抵抗Ｒ１，Ｒ２開には分岐ラインＧ１が接
続され、分岐フィンＧ１は出力端子Ｂを介してラインＧ
２に接続される。
行電極Ｌ１と列電極Ｐ１との交差位置に配置されたスイ
ッチング素子ＳＷ１位置を抑圧操作した場合を想定する
。タイミングパルス発生回路２０から発生されるタイミ
ングパルスを処理回路ＣＰＵによって入力端子ＫＳＩ〜
ＫＳｎのいずれが１つの、たとえばＫＳＩをＯボルトと
し、残余の入力端子ＫＳ２〜ＫＳｎをハイインピーダン
スとして時間順次的に走査されるように制御する。この
とき列電極Ｐ１のスイッチング素子ＳＷＩと抵抗Ｒ１と
の間の電圧はＯボルトとなり、出力端子Ｂの電圧ｖｂは
第２式に示される値となる。
ッチング素子ＳＷ１位置を抑圧操作した場合を想定する
。タイミングパルス発生回路２０から発生されるタイミ
ングパルスを処理回路ＣＰＵによって入力端子ＫＳＩ〜
ＫＳｎのいずれが１つの、たとえばＫＳＩをＯボルトと
し、残余の入力端子ＫＳ２〜ＫＳｎをハイインピーダン
スとして時間順次的に走査されるように制御する。この
とき列電極Ｐ１のスイッチング素子ＳＷＩと抵抗Ｒ１と
の間の電圧はＯボルトとなり、出力端子Ｂの電圧ｖｂは
第２式に示される値となる。
この出力電圧ｖｂはラインＧ２を介してＡ／Ｄ変換器２
１に与えられる。Ａ／Ｄ変換器２１によりＡ／Ｄ変換さ
れたデジタル信号は、データラッチ回路２２を介して処
理回路ＣＰＵに与えられ、処理回路ＣＰＵにおいて抑圧
操作されたスイッチング素子ＳＷを識別しで読み取る。
１に与えられる。Ａ／Ｄ変換器２１によりＡ／Ｄ変換さ
れたデジタル信号は、データラッチ回路２２を介して処
理回路ＣＰＵに与えられ、処理回路ＣＰＵにおいて抑圧
操作されたスイッチング素子ＳＷを識別しで読み取る。
このようにキーマ） ｌ）クス回路２３の入出力端子は
ｎ本の入力端子ＫＳＩ〜ＫＳｎと、電源端子Ａ１出力端
子Ｂとなり、従来のｎ十ｍ本に比較して少なくてすみ、
これによってキーマトリクス回路ＩＡの回路構成の簡略
化を図ることが可能となる。
ｎ本の入力端子ＫＳＩ〜ＫＳｎと、電源端子Ａ１出力端
子Ｂとなり、従来のｎ十ｍ本に比較して少なくてすみ、
これによってキーマトリクス回路ＩＡの回路構成の簡略
化を図ることが可能となる。
本発明にしたがうキー入力装置は、パーソナルコンピュ
ータやワードプロセッサなどに限定されずその他店範囲
の技術分野に実施されることができる。
ータやワードプロセッサなどに限定されずその他店範囲
の技術分野に実施されることができる。
効 果
以上のように本発明によれば、行電極または列電極のい
ずれが一方を個別的な抵抗をそれぞれ介して共通の電位
に接続し、行電極または列電極のいずれか他方に予め定
めた電位を順次的繰り返し与えて走査し、または個別的
に対応する電位を与えることによって行電極の入力端子
または列電極の出力端子を少なくすることができ、これ
によって回路構成の簡略化を実現することができ、これ
によってキー入力装置の生産性が着しく向上される。
ずれが一方を個別的な抵抗をそれぞれ介して共通の電位
に接続し、行電極または列電極のいずれか他方に予め定
めた電位を順次的繰り返し与えて走査し、または個別的
に対応する電位を与えることによって行電極の入力端子
または列電極の出力端子を少なくすることができ、これ
によって回路構成の簡略化を実現することができ、これ
によってキー入力装置の生産性が着しく向上される。
第１図は本発明の一実施例に従うキー入力装置５の電気
回路、第２図は本発明の他の実施例に従うキー入力装置
ＩＡの電気回路、第３図は先行技術を説明するための電
気回路である。
回路、第２図は本発明の他の実施例に従うキー入力装置
ＩＡの電気回路、第３図は先行技術を説明するための電
気回路である。
Claims (1)
- 【特許請求の範囲】 複数の行電極と列電極との交差位置にスイッチング素子
を配置してマトリクス状に形成されるキー入力装置にお
いて、 行電極または列電極のいずれか一方を個別的な抵抗をそ
れぞれ介して共通の電位に接続し、行電極または列電極
のいずれか他方に予め定めた電位を順次的に繰り返し与
えて走査し、または個別的に対応する電位を与えること
を特徴とするキー入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15461384A JPS6132128A (ja) | 1984-07-24 | 1984-07-24 | キ−入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15461384A JPS6132128A (ja) | 1984-07-24 | 1984-07-24 | キ−入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132128A true JPS6132128A (ja) | 1986-02-14 |
Family
ID=15588011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15461384A Pending JPS6132128A (ja) | 1984-07-24 | 1984-07-24 | キ−入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187622A (ja) * | 1988-01-22 | 1989-07-27 | Toshiba Corp | キー入力装置 |
| JPH01142040U (ja) * | 1988-03-19 | 1989-09-28 |
-
1984
- 1984-07-24 JP JP15461384A patent/JPS6132128A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187622A (ja) * | 1988-01-22 | 1989-07-27 | Toshiba Corp | キー入力装置 |
| JPH01142040U (ja) * | 1988-03-19 | 1989-09-28 |
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