JPS6132144A - マイクロプログラム制御による専用デ−タ処理方式 - Google Patents
マイクロプログラム制御による専用デ−タ処理方式Info
- Publication number
- JPS6132144A JPS6132144A JP15300284A JP15300284A JPS6132144A JP S6132144 A JPS6132144 A JP S6132144A JP 15300284 A JP15300284 A JP 15300284A JP 15300284 A JP15300284 A JP 15300284A JP S6132144 A JPS6132144 A JP S6132144A
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- Japan
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- data
- control
- memory
- microprogram
- data processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理装置に係り、詳しくは、中央処理
装置の制御下で特定のデータ処理を専門に行なうマイク
ロプログラム制御方式の専用データ処理方式に関するも
のである。
装置の制御下で特定のデータ処理を専門に行なうマイク
ロプログラム制御方式の専用データ処理方式に関するも
のである。
第１図は、専用データ制御装置を含むデータ処理装置の
回路プロ・リフであって、中央処理装置（ＣＰＵ）１ｉ
ｑ、アドレスパヌとデータバスを含むプロセリサバヌ２
を介して、主記憶装置（ＭＭ）３゜ダイレクトメモリコ
ントローラ（ＤＭＡＣ）４、入出力装置としてフロ・ソ
ビーディスク制御装置（ＦＤＣ・Ａ）５、フロヴビーデ
ィスクドライバ（ＦＤ）６を利用してデータ処理を行な
う。また、特定のデータ処理を行なう場合は、そのデー
タ処理を専門に行なうデータ制御装置（ＣＴＬ）７によ
るものである。すなわち、データ制御装置７がプロ上１
．サノ（ス２に接続され、中央処理装置１の指令にエフ
コントロールメモリ（ＣＭ）９に格納されているマイク
ロプログラムを動作させ、中央処理装置１があらかじめ
設定したバリファメモ’）（ＢＭ）８内のデータを処理
し、処理結果を再びバづファメモリ８に設定し、この処
理済みデータを中央処理装置１が読み取ることにより、
特定のデータ処理を行なうものである。前記コントロー
ルメモリ９ＦＸ、、ランダムアクセスメモリ素子で構成
しであるが、その場合、マイクロプログラムのローディ
ング手段を必要とする。第１図の構成では、データ制御
装置７にフロッピーディスク制御装置（ＦＤＣ−Ｂ）１
０を接続すると共に、フロヴビードライバ（ＦＤ）１１
を接続してその目的を達成している。
回路プロ・リフであって、中央処理装置（ＣＰＵ）１ｉ
ｑ、アドレスパヌとデータバスを含むプロセリサバヌ２
を介して、主記憶装置（ＭＭ）３゜ダイレクトメモリコ
ントローラ（ＤＭＡＣ）４、入出力装置としてフロ・ソ
ビーディスク制御装置（ＦＤＣ・Ａ）５、フロヴビーデ
ィスクドライバ（ＦＤ）６を利用してデータ処理を行な
う。また、特定のデータ処理を行なう場合は、そのデー
タ処理を専門に行なうデータ制御装置（ＣＴＬ）７によ
るものである。すなわち、データ制御装置７がプロ上１
．サノ（ス２に接続され、中央処理装置１の指令にエフ
コントロールメモリ（ＣＭ）９に格納されているマイク
ロプログラムを動作させ、中央処理装置１があらかじめ
設定したバリファメモ’）（ＢＭ）８内のデータを処理
し、処理結果を再びバづファメモリ８に設定し、この処
理済みデータを中央処理装置１が読み取ることにより、
特定のデータ処理を行なうものである。前記コントロー
ルメモリ９ＦＸ、、ランダムアクセスメモリ素子で構成
しであるが、その場合、マイクロプログラムのローディ
ング手段を必要とする。第１図の構成では、データ制御
装置７にフロッピーディスク制御装置（ＦＤＣ−Ｂ）１
０を接続すると共に、フロヴビードライバ（ＦＤ）１１
を接続してその目的を達成している。
しかしながら、同構成によると、中天制御装置１とバッ
ファメモリ８とのデータ授受は、データ制御装置７を介
して行なわれるため、そのデータ制御装置７の回路構成
が複雑になるばかりか、高速で多量のデータ処理、転送
が困難であり、またコントロールメモリ９へのローディ
ング手段として専用の人力装置を用いなければならない
という欠点を七−するものであった。また、コントロー
ルメモリ９をリードオンリーメモリ（１’ｌＯＭ）で構
成する場合には、ローディング手段は不要となるものの
、マイクロプログラムの修正はメモリ素子取替える等の
処置が必要となり、マイクロプログラムの開発の長期化
や開発費の膨大化という問題も有するものであった。
ファメモリ８とのデータ授受は、データ制御装置７を介
して行なわれるため、そのデータ制御装置７の回路構成
が複雑になるばかりか、高速で多量のデータ処理、転送
が困難であり、またコントロールメモリ９へのローディ
ング手段として専用の人力装置を用いなければならない
という欠点を七−するものであった。また、コントロー
ルメモリ９をリードオンリーメモリ（１’ｌＯＭ）で構
成する場合には、ローディング手段は不要となるものの
、マイクロプログラムの修正はメモリ素子取替える等の
処置が必要となり、マイクロプログラムの開発の長期化
や開発費の膨大化という問題も有するものであった。
し発明の目的〕
本発明は、前記した従来技術の問題点に鑑みなされたも
のであって、データ制御装置のマイクロプログラムのロ
ーディングに専用の人力装置を使用することのない、装
置の経済化を図ると共に、マイクロプログラムの修正を
容易にした、高速で多量なデータ処理が可能なマイクロ
プログラム制御による専用データ処理方式を提供するこ
とを目的とする。
のであって、データ制御装置のマイクロプログラムのロ
ーディングに専用の人力装置を使用することのない、装
置の経済化を図ると共に、マイクロプログラムの修正を
容易にした、高速で多量なデータ処理が可能なマイクロ
プログラム制御による専用データ処理方式を提供するこ
とを目的とする。
本発明の特徴は、データ制御装置のマイクロプログラム
を格納するコントロールメモリと、そのデータ制御装置
がデータ処理に使用するバ、ソファメモリとを、ランダ
ムアクセスメモリで構成シ。
を格納するコントロールメモリと、そのデータ制御装置
がデータ処理に使用するバ、ソファメモリとを、ランダ
ムアクセスメモリで構成シ。
該バッファメモリ、コントロールメモリをデータ制御処
理装置と接続すると共に、プロセッサバスと接続し、該
バ・Ｉファメモリとコントロールメモリのブロモ・ｌサ
バス＠１１のアドレスとして、主記憶装置と同一アドレ
ス空間のアドレスを割当て、中央処理装置とデータ制御
装置とのデータ転送を可能とし、主記憶装置とバッファ
メモリあるいに主記憶装置とコントロールメモリとの間
のデータ転送をデータ制御装置を用いて行なえるように
した点である。
理装置と接続すると共に、プロセッサバスと接続し、該
バ・Ｉファメモリとコントロールメモリのブロモ・ｌサ
バス＠１１のアドレスとして、主記憶装置と同一アドレ
ス空間のアドレスを割当て、中央処理装置とデータ制御
装置とのデータ転送を可能とし、主記憶装置とバッファ
メモリあるいに主記憶装置とコントロールメモリとの間
のデータ転送をデータ制御装置を用いて行なえるように
した点である。
以下、第２１並ひに第３図に従って本発明の一実施例を
詳述する。第２図は前述の第１図に対応するものであり
、第１図と同一符号を付しであるものに同一のものを示
す。第１図と異なる点は、マイクロプログラムローディ
ング用のフロ９ビーデイスク制御装置（Ｆ’ＤＣ−Ｂ）
１０並ひにフロづピーディスク（ＦＤ） １１を削除し
ている。また、バッファメモリ（ＢＭ）８お工ひコント
ロールメモリ（ＣＭ）９はデータ制御装置（ＣＴＬ）７
と接続すると共に、プロセッサバス２に直接接続しであ
る。
詳述する。第２図は前述の第１図に対応するものであり
、第１図と同一符号を付しであるものに同一のものを示
す。第１図と異なる点は、マイクロプログラムローディ
ング用のフロ９ビーデイスク制御装置（Ｆ’ＤＣ−Ｂ）
１０並ひにフロづピーディスク（ＦＤ） １１を削除し
ている。また、バッファメモリ（ＢＭ）８お工ひコント
ロールメモリ（ＣＭ）９はデータ制御装置（ＣＴＬ）７
と接続すると共に、プロセッサバス２に直接接続しであ
る。
そして、バッファメモリ８とコントロールメモリ９のプ
ロセッサバス２側のアドレスは主記憶装置（ＭＭ）５と
同一アドレス空間のアドレ°′スが割当てられて２９、
中央処理装置１お工ひダイレクトメモリコントローラ４
とハ直接データ転送を可能としである。すなわち、主記
憶装置３とパづファメモリ、あるいは主記憶装置３とコ
ントロールメモリ９どの間のデータ転送は、ダイレクト
メモリコントローラ４に↓９高速、多量に転送処理され
る。
ロセッサバス２側のアドレスは主記憶装置（ＭＭ）５と
同一アドレス空間のアドレ°′スが割当てられて２９、
中央処理装置１お工ひダイレクトメモリコントローラ４
とハ直接データ転送を可能としである。すなわち、主記
憶装置３とパづファメモリ、あるいは主記憶装置３とコ
ントロールメモリ９どの間のデータ転送は、ダイレクト
メモリコントローラ４に↓９高速、多量に転送処理され
る。
したがって、中央処理装置１がデータ制御装置７にデー
タ処理を要求する主記憶装置３内のデータは、ダイレク
トメモリコントローラ４の制御でバッファメモリ８に転
送され、次に、中央処理装置１がデータ制御装置７に起
動をかけることにニジ、データ制御装置７はコントロー
ルメモリ９内のマイクロプログラムの制御に工９バヴフ
ァメモリ８内のデータを処理し、処理結果を再びパーＶ
ファメモリ８に設定入力する。
タ処理を要求する主記憶装置３内のデータは、ダイレク
トメモリコントローラ４の制御でバッファメモリ８に転
送され、次に、中央処理装置１がデータ制御装置７に起
動をかけることにニジ、データ制御装置７はコントロー
ルメモリ９内のマイクロプログラムの制御に工９バヴフ
ァメモリ８内のデータを処理し、処理結果を再びパーＶ
ファメモリ８に設定入力する。
テータ処理終了後、中大処理装置１に割込み動作を行な
い終了報告する。
い終了報告する。
中央処理装置１は再びダイレクトメモリコントローラ４
に起動をかけ、バヴファメモリ８の内容を主記憶装置乙
に転送して処理済みデータを受は取る。またコントロー
ルメモリ９へのマイクロプログラムのローディングは、
データ処理装置への電源投入時、あるいは中央制御装置
１の初期設定時に、その中火制御装置１の制御にＬり、
フロ９ピーデイスク制御装置５とフロ・Ｉビーディスク
６を態動し、フロ９ビープイヌクロにセ・ツトされてい
るマイクロプログラムデータな主記憶装置３からコント
ロールメモリ９に転送することにエフ行なわれる。
に起動をかけ、バヴファメモリ８の内容を主記憶装置乙
に転送して処理済みデータを受は取る。またコントロー
ルメモリ９へのマイクロプログラムのローディングは、
データ処理装置への電源投入時、あるいは中央制御装置
１の初期設定時に、その中火制御装置１の制御にＬり、
フロ９ピーデイスク制御装置５とフロ・Ｉビーディスク
６を態動し、フロ９ビープイヌクロにセ・ツトされてい
るマイクロプログラムデータな主記憶装置３からコント
ロールメモリ９に転送することにエフ行なわれる。
第３図は第２図の要部を詳細に示したものであって、そ
れぞれ、データ制御装置（以下ＣＴＬと称す）７とバリ
フ１メモリ（以下ＢＭと称す）８２工ひコントロールメ
モリ（以下ＣＭと称ｉ）９の具体的構成を示したもので
ある。同図中、７１はマイクロプロセ９す（以下ＭＰＵ
と称す）、８１はバづファメモリ、８２．８３１８５．
８６１８８１９２゜９５．９５はアンドゲート、７３．
８４１８７１９４はオアゲート、７２は命令受付回路、
７４はフリ９プフロ９プ（以下Ｆ’Ｆと称す）であって
、図示の如く接続構成しである。
れぞれ、データ制御装置（以下ＣＴＬと称す）７とバリ
フ１メモリ（以下ＢＭと称す）８２工ひコントロールメ
モリ（以下ＣＭと称ｉ）９の具体的構成を示したもので
ある。同図中、７１はマイクロプロセ９す（以下ＭＰＵ
と称す）、８１はバづファメモリ、８２．８３１８５．
８６１８８１９２゜９５．９５はアンドゲート、７３．
８４１８７１９４はオアゲート、７２は命令受付回路、
７４はフリ９プフロ９プ（以下Ｆ’Ｆと称す）であって
、図示の如く接続構成しである。
第３図の回路において、ＦＦ７４がセ９ト状態にあると
き、８Ｍ８とＣＭ 、９はＣＴＬ７と接続され、リセ−
，ト状態のとき、ブロセーｖｔバス２と接続される。Ｆ
Ｆ７ａａプロセ噌サパス２のアドレス信号（４ＤＲ）２
−１６ＩＣり命令受付回路７２を経由してセットされる
。そして、ソリヴプフロツブ７４のセ９ト側出力は、ア
ンド回路８２．８５に印加され、（：ＴＬＺ内のＭＰＵ
７１のバ・ｌファメモリアドレス出力をアンド回路８２
とオアゲート８４を経由して８Ｍ８１に供給する。
き、８Ｍ８とＣＭ 、９はＣＴＬ７と接続され、リセ−
，ト状態のとき、ブロセーｖｔバス２と接続される。Ｆ
Ｆ７ａａプロセ噌サパス２のアドレス信号（４ＤＲ）２
−１６ＩＣり命令受付回路７２を経由してセットされる
。そして、ソリヴプフロツブ７４のセ９ト側出力は、ア
ンド回路８２．８５に印加され、（：ＴＬＺ内のＭＰＵ
７１のバ・ｌファメモリアドレス出力をアンド回路８２
とオアゲート８４を経由して８Ｍ８１に供給する。
一万、ＭＰＵ７１のデータ出力は、８Ｍ８１への書き込
みモードの時、アンドゲート８５とオアゲート８７を経
由してその８Ｍ８’１に書き込まれる。８Ｍ８１からの
読み出し出力はＭＰＵ７１へ＠接供給される。またフリ
→プフロ噌プ７４の出力は、０Ｍ９円のアンドゲート９
２に接続され、ＭＰＵ７１のコントロール゛メモリアド
レス出力をアンドゲート９２とオアゲート９４をブｒし
て０Ｍ９１に供給し、０Ｍ９１の出力をＭＰＵへ面接供
給する。
みモードの時、アンドゲート８５とオアゲート８７を経
由してその８Ｍ８’１に書き込まれる。８Ｍ８１からの
読み出し出力はＭＰＵ７１へ＠接供給される。またフリ
→プフロ噌プ７４の出力は、０Ｍ９円のアンドゲート９
２に接続され、ＭＰＵ７１のコントロール゛メモリアド
レス出力をアンドゲート９２とオアゲート９４をブｒし
て０Ｍ９１に供給し、０Ｍ９１の出力をＭＰＵへ面接供
給する。
データ処理装置の初期設定信号（Ｇｌ’１）１１お工ひ
ＭＰＵ７１のリセット信号にＬ９オアゲートを弁してフ
リ・ツブフロ９プ７４をリセリトする。フリ・ノブフロ
リブ７４のすセット側出力はアントゲ−）８３．８６．
８８に接続され、アドレス信号２−１のブロセ、ソサバ
ス２からのアドレスをアンドゲート８３、オアゲート８
４を介して８Ｍ８１に供給する。
ＭＰＵ７１のリセット信号にＬ９オアゲートを弁してフ
リ・ツブフロ９プ７４をリセリトする。フリ・ノブフロ
リブ７４のすセット側出力はアントゲ−）８３．８６．
８８に接続され、アドレス信号２−１のブロセ、ソサバ
ス２からのアドレスをアンドゲート８３、オアゲート８
４を介して８Ｍ８１に供給する。
−１、ライドリード信号（Ｗ／Ｒ）１０がライト時は、
プロセーＩｖバス２のデータ信号（ＤＡＴＡ）２−２を
アンドゲート８６、オアゲート８７を介してＢＭに供給
し、書き込み動作を行う。さらにライドリード信号（Ｗ
／Ｒ）１０がリードの時は、アンドゲート８８にＬ９Ｂ
Ｍ８１の読み出しデータをデータ線（ＤＡＴＡ）２−２
に供給する。０Ｍ９１への書き込み動作も８Ｍ８１への
動作と同様に、アンドゲート９３とオアゲート９４によ
りアドレス信号２−１が０Ｍ９１に供給され、アンドゲ
ート９５に工９データ線（ＤＡＴＡ） ２−２のデータ
信号が０Ｍ９１に供給されることにエフ行われる。
プロセーＩｖバス２のデータ信号（ＤＡＴＡ）２−２を
アンドゲート８６、オアゲート８７を介してＢＭに供給
し、書き込み動作を行う。さらにライドリード信号（Ｗ
／Ｒ）１０がリードの時は、アンドゲート８８にＬ９Ｂ
Ｍ８１の読み出しデータをデータ線（ＤＡＴＡ）２−２
に供給する。０Ｍ９１への書き込み動作も８Ｍ８１への
動作と同様に、アンドゲート９３とオアゲート９４によ
りアドレス信号２−１が０Ｍ９１に供給され、アンドゲ
ート９５に工９データ線（ＤＡＴＡ） ２−２のデータ
信号が０Ｍ９１に供給されることにエフ行われる。
上述の実施例にｐいては、コントロールメモリ（ＣＭ）
９とバ・Ｉファメモリ（ＢＭ）８のアドレスを上位装置
のメモリと同一アドレス空間とし、マイクロプログラム
のローディング手段と上位装置とのデータ転送手段とを
改良し、従来必要としていたフロ噌ビーディスク制御装
置１０とフロ９ビーデイスクドライバ１１を不要としで
あるので、回路構成が簡略化できるばかりか、コントロ
ールメモリにランダムアクセスメモリを用いであるので
、マイクロプログラムの修正は容易となり、プログラム
開発費の低減化が図れる。また、高速で多量なデータ処
理を可能としそいる。
９とバ・Ｉファメモリ（ＢＭ）８のアドレスを上位装置
のメモリと同一アドレス空間とし、マイクロプログラム
のローディング手段と上位装置とのデータ転送手段とを
改良し、従来必要としていたフロ噌ビーディスク制御装
置１０とフロ９ビーデイスクドライバ１１を不要としで
あるので、回路構成が簡略化できるばかりか、コントロ
ールメモリにランダムアクセスメモリを用いであるので
、マイクロプログラムの修正は容易となり、プログラム
開発費の低減化が図れる。また、高速で多量なデータ処
理を可能としそいる。
以上の説明からも明らかなように本発明によれば、回路
構成が簡略化できるばかりか、高速で多量のデータ転送
が可能となり、また、マイクロプログラム修正も容易と
なる等の利点がある。
構成が簡略化できるばかりか、高速で多量のデータ転送
が可能となり、また、マイクロプログラム修正も容易と
なる等の利点がある。
第１図は従来のデータ処理装置のブロック（２）。
第２図は本発明の一実施例を示すデータ処理装置のプロ
噌り図、第３［Ｆ］に第２因の要部詳細回路図である。 １・・・中央処理装置、２・・・プロセッサバス、３・
°。 主記憶装置ｉ、ａ・・・ダイレクトメモリアクセスフ／
トローラ、５・・・フロ９ビーデイスク制御装置、６・
・・フロッピーディスクドライバ、７・・・データ制御
ｍｆｔ、８・・・／（−ｙファメモリ、９・・・コント
ロールメモリ。 第１図
噌り図、第３［Ｆ］に第２因の要部詳細回路図である。 １・・・中央処理装置、２・・・プロセッサバス、３・
°。 主記憶装置ｉ、ａ・・・ダイレクトメモリアクセスフ／
トローラ、５・・・フロ９ビーデイスク制御装置、６・
・・フロッピーディスクドライバ、７・・・データ制御
ｍｆｔ、８・・・／（−ｙファメモリ、９・・・コント
ロールメモリ。 第１図
Claims (1)
- 中央処理装置と、主記憶装置と、入出力装置、および前
記中央処理装置の制御により特定のデータ処理を専門に
行なうマイクロプログラム制御のデータ制御装置とを具
備してなるマイクロプログラム制御による専用データ処
理方式において、バッファメモリ、コントロールメモリ
をデータ制御処理装置と接続すると共に、プロセッサバ
スと接続し、該バッファメモリとコントロールメモリの
プロセッサバス側のアドレスとして、主記憶装置と同一
アドレス空間のアドレスを割当て、中央処理装置とデー
タ制御装置とのデータ転送を可能とし、主記憶装置とバ
ッファメモリあるいは主記憶装置とコントロールメモリ
との間のデータ転送をデータ制御装置を用いて行なえる
ようにしたことを特徴とするマイクロプログラム制御に
よる専用データ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15300284A JPS6132144A (ja) | 1984-07-25 | 1984-07-25 | マイクロプログラム制御による専用デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15300284A JPS6132144A (ja) | 1984-07-25 | 1984-07-25 | マイクロプログラム制御による専用デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132144A true JPS6132144A (ja) | 1986-02-14 |
Family
ID=15552796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15300284A Pending JPS6132144A (ja) | 1984-07-25 | 1984-07-25 | マイクロプログラム制御による専用デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132144A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124163U (ja) * | 1987-02-06 | 1988-08-12 | ||
| JPH0244033U (ja) * | 1988-08-24 | 1990-03-27 | ||
| JPH0557874A (ja) * | 1991-08-28 | 1993-03-09 | Nissha Printing Co Ltd | 基板位置決め方法 |
| JPH06262751A (ja) * | 1989-12-15 | 1994-09-20 | Leonhard Kurz Gmbh & Co | エンボスホイルから基材上に装飾を転写するための方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
-
1984
- 1984-07-25 JP JP15300284A patent/JPS6132144A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124163U (ja) * | 1987-02-06 | 1988-08-12 | ||
| JPH0244033U (ja) * | 1988-08-24 | 1990-03-27 | ||
| JPH06262751A (ja) * | 1989-12-15 | 1994-09-20 | Leonhard Kurz Gmbh & Co | エンボスホイルから基材上に装飾を転写するための方法および装置 |
| JPH0557874A (ja) * | 1991-08-28 | 1993-03-09 | Nissha Printing Co Ltd | 基板位置決め方法 |
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