JPS6132465A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積技術さらには半導体装置におけ
る配線形成に適用して有効な技術に関し、例えばバイポ
ーラメモリにおけるワード線の形成に利用して有効な技
術に関する。

［背景技術］ バイポーラ型半導体メモリにおけるメモリセルの構成と
して、例えば第１図に示すものが知られている（電子通
信学会発行「メモリ」第９４頁）。

このメモリセルは、ブリッププロップを構成するマルチ
エミッタトランジスタＱｌ、Ｑ２のコレクタとワード線
Ｗとの間に接続された負荷抵抗Ｒ１゜Ｒ２と並列に、順
方向抵抗の小さなショットキ・バリア・ダイオードＤ１
＋Ｄ２を接続することにより、読出し電流が大きくされ
、低消費電力化と読出し速度の高速化が可能にされてい
る。

なお、図においてり、Ｄは読出し、書込み電流が流され
るディジット線、ＩＳＴは定常時（スタンバイ時）にメ
モリセルの保持電流が流される電流スタンバイ線である
。

ところで、半導体メモリにおいては、上記構成のメモリ
セルをマトリックス状に配設してメモリアレイを構成す
る必要上、各メモリセル内の素子のレイアウトをできる
だけ高集積化できるような形に設計してメモリアレイの
占有面積を小さくすることが望まれる。

従って、メモリセルは、隣接するメモリセルとの整合性
の良い例えば長方形の領域内に各素子がぴったりと納ま
るようにレイアウトの設計がなされる。そして、このよ
うなメモリセルが上下方向および左右方向に多数並んで
配設されることにより、第２図に示すようなマトリック
ス状のメモリアレイＭ−ＡＲＹが構成される。

しかして、上記メモリアレイ内には、各メモリセルを選
択し、かつ読出し、書込みあるいは保持電流を流してや
るため、ワード線Ｗとディジット線り、Ｄおよび電流ス
タンバイ線ＩＳＴを配設してやる必要がある。

ところが、メモリアレイの占有面積を小さくするために
は、各メモリセルの整合性の他に各メモリセル行あるい
は列の占有領域上に一組のワード線Ｗ、ディジット線り
、Ｄおよび電流スタンバイ線ＩＳＴが完全に納まるよう
に配線のレイアウト設計を行なわれなければならない。

、そこで、本発明者は、第２図に鎖線で示すように、各
メモリセルＭＣの列に沿ってその上に一対のディジット
線り、Ｄを一層目のアルミ配線で配設し、各メモリセル
ＭＣの行に沿ってｉの上に一本のワード線Ｗと一本の電
流スタンバイ線ＩＳＴをそれぞれ二層目のアルミ配線で
配設する。そして、上記ワード線Ｗに対してメモリセル
内のダイオードＤ１．Ｄ２のアノード側端子を一層目の
アルミ層によって接続させる方式を考えた。

これによって、各メモリセル間に配線ピッチを確保する
ための余分な空白領域を設けることなく各メモリセルＭ
Ｃをすきまなく密接に配線して、メモリアレイの占有面
積を最小にしてやることができる。

ところが、上記のようなワード線Ｗの配設方式を適用す
ると、ワード線Ｗと直交する方向のメモリセル中心線に
対して各メモリセルのレイアウトが対称性を有していな
いと、ワード線Ｗに対するメモリセル内の各ショットキ
・バリア・ダイオードのカソード側の端子とベース、コ
レクタを接続させる一層目のアルミ配線（第４図におけ
るアルミ結合線ρ１．Ｑ２に相当する配線）の距離が等
しくならない。そのため、第１図に示すように、ワード
線Ｗとメモリセル内のノードｎｏｔｎｌとの間に寄生的
に接続されるカップリング容量Ｃ１゜Ｃ２の大きさが異
なって、保持情報の読出しにアンバランスを生じさせて
しまう。

つまり、上記カップリング容量Ｃ１ｔ　Ｃ２の大きさが
異なると、読出し時にワード線Ｗのレベルを上げてやっ
たとき、カップリング容量Ｃ１，Ｃ２が等しければノー
ドｎＯと１１　ｉのレベルが、第３図に実線Ａで示すよ
うに、所望の曲線に沿って上昇するが、カップリング容
量Ｃ１，Ｃ２がアンバランスであると、容量の大きなカ
ップリング容量が接続された側のノードのレベルが、第
３図に破線Ｂで示すように、立上がりの終りのところで
押し上げられてピークを作ってしまう。

その結果、読出し基準電圧Ｖ　ｒ　ｅ　ｆに対する読出
しレベル（１１０′ルベルと゛′１″レベル）のマージ
ンが小さくなり、誤まった読出しが行なわれたり設計が
やりにくくなるという不都合があることが本発明者によ
って明らかにされた。

［発明の目的コ この発明の目的は、フリップフロップ構成のメモリセル
からなる半導体記憶装置において、過渡時（読出し時）
の動作マージンを大きくして、設計を容易にし、かつ正
確な読出しを可能にするような配線のレイアウト方式を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、この発明は、フリップフロップ構成のメモリ
セルからなるメモリアレイを備えた半導体記憶装置にお
いて、メモリアレイ内に配設され各メモリに接続される
ワード線を２分割して、回路的に対称な所定の端子を各
ワード線に接続させるようにすることにより、ワード線
と直交する方向の中心線に対して非対称なレイアウトの
されたメモリセルであってもメモリセル内のノードに接
続されるカップリング容量を等しくさせて、読出し時の
レベルにアンバランスを生じさせないようにして、過渡
時の動作マージンを大きくするという上記目的を達成す
るものである。

以下この発明を実施例とともに詳細に説明する。

［実施例コ 第４図は、本発明をフリップフロップ構成のメモリセル
からなるバイポーラメモリに適用した場合のメモリアレ
イの一実施例を示すものである。

第４図において、符号５ＢＤ１．５ＢＤ２で示されるの
は、ショットキ・バリア・ダイオードで、Ｂｌｙ　Ｅｌ
　１　ｙ　Ｅｌ　２　ｒ　ＣＮ１およびＢ２＋Ｅ２１、
Ｒ２２，ＣＮ２で示されるのは、それぞれフリップフロ
ップを構成するマルチエミッタ・トランジスタＱ１．Ｑ
２のベース、エミッタの開１１部（コンタクトホール）
およびコレクタ引出し口である。なお、コレクタ側の負
荷抵抗Ｒ１，Ｒ２は、第４図に破線ｒ１＋ｒ２で示され
るような箇所に拡散抵抗として形成される。ここでは、
第１図に示されるように対称的なメモリセル構成に合わ
せて、各素子のレイアウトを同図のように点対称になる
ように設計することにより、メモリセルがコンパクトに
され、かつ隣接するメモリセルとの整合性が向上され、
高集積化が可能にされている。

つまり、上Ｒ己のようなレイアウトのメモリセルＭＣを
上下方向および左右方向に多数連続して配設することに
より、隣接するメモリセルとの間に余分な空白領域（す
きま）を生じさせることなく配設することができる。こ
れによってメモリアレイの高集積化が可能にされている
。

しかしながら、上記のようなメモリアレイのレイアウト
では、図面の左右方向に沿って第２図に示したのと同じ
ような方式でワード線Ｗを配設しようとした場合、ワー
ド線Ｗはメモリセルの中心からずれてしまい、かつワー
ド線と直交する方向のメモリセル中心線に対してメモリ
セルがレイアウト上の対称性を有していないため、ワー
ド線Ｗとメモリセル内のノードｎｏ＋ｎｌとの間に接続
されるカップリング容量Ｃ１，Ｃ２の大きさが等しくな
らない。これを等しくするため、上記ワード線Ｗをメモ
リセルＭＣの中心に配設し、このワード線Ｗに対して回
路的に対称な２つの端子（ショットキ・バリア・ダイオ
ードＤ１　、Ｄ２のアノード側の端子）の距離を等しく
してやる方法も考えられる。

しかしながら、ワード線ＷをメモリセルＭＣの中心に配
設すると、所定の配線ピッチを確保して電流スタンバイ
線ＩＳＴを配設しようとした場合に、電流スタンバイ線
ＩＳＴがメモリセルＭＣの外側へはみ出してしまうとい
う不具合が生じる。

そこで、この実施例では、特し；制限されないがワード
線Ｗは、比較的大きな電流を流してやるため、電流スタ
ンバイ線ＩＳＴに比べて線幅が広くなるように形成され
ることに着目して、ワード線ＷをＷｌとＷ２に２分割し
た。そして、上記電流スタンバイ線ＩＳＴをメモリセル
ＭＣの中心を通るように配設するとともに、上記分割さ
れたワード線Ｗ１とＷ２を上記電流スタンバイ線ＩＳＴ
と平行かつこれを挟んで対称的に配設した。

このようにして、２分割されかつ対称的に配設された二
層目のアルミ層からなるワード線ＷｌｌＷ２に対して、
一層目のアルミ層からなるショットキ・バリア・ダイオ
ード５ＢＤ１．５ＢＤ２のアノード側の端子（電極）が
、それぞれスルーホールＴＨ１，ＴＨ２にてそれぞれ結
合される。なお、負荷抵抗Ｒ１、Ｒ２を構成する拡散抵
抗ｒ１とｒ２は、レイアウトの都合上、それぞれ反対側
のショットキ・バリア・ダイオード５ＢＤ２と５ＢＤ１
に隣接して設けられている。また、ショットキ・バリア
・ダイオードＳ　Ｂ　Ｄ　ｉ　、　Ｓ　Ｂ　Ｄ　２のカ
ソード側端子は、後で断面を示して説明するようにそれ
を構成する半導体領域の下方のＮ＋埋込層を介してトラ
ンジスタＱｌ、Ｑ２のコレクタ領域（Ｎ＋拡散層）に結
合されている。

一方、拡散抵抗ｒ２とｒｌの一端は、コンタクトホール
ＣＨ１とＣＨ２を介してそれぞれショットキ・バリア・
ダイオード５ＢＤ１と５ＢＤ２のアルミ電極（一層目）
と接触され、抵抗ｒ２とｒｌの他端はＰ型半導体領域を
介してトランジスタＱ１とＱ２のベース領域（ＢｉｔＢ
２）にそれぞれ結合されている。さらに、このベース領
域（Ｂ１゜Ｂ２）は一層目のアルミ配線層Ｕ１＋　Ｑ２
を介して、コンタクトホールＣＨ３，ＣＨ４にて他方の
トランジスタＱ２．Ｑｈのコレクタ領域ＣＮ２゜ＣＮ、
に接続されている。また、トランジスタＱ１とＱ２のエ
ミッタ領域Ｅ１１とＥ２１は、互いに共通の一層目のア
ルミ配線層Ｑ３を介して接続され、この一層目のアルミ
配線層Ｑ３は二層目のアルミ層からなる電流スタンバイ
ｌｌＡｌ　ＳＴに、スルーホールＴＨ３にて接続されて
いる。

データ線り、Ｄは、一層目のアルミ層によって上記ワー
ド線Ｗ１．ｗ２と直交する方向に沿って配設され、デー
タ線りにはトランジスタＱ２のエミッタ領域（Ｅ２□）
が、またデータ線りにはトランジスタＱ１のエミッタ領
域（Ｅ１２）がそれぞれ結合されている。

第４図におけるＡ−Ａ’線およびＢ−Ｂ’線に沿った断
面を、第５図と第６図に示して説明する。

第４図におけるＡ−Ａ’線に沿った断面を示す第５図に
おいて、ショットキ・バリア・ダイオード５ＢＤ２は、
Ｐ型シリコン半導体基板１上に選択的に形成されたＮ＋
埋込層２上に気相成長されてなるＮ−型エピタキシャル
層３の主面の一部に選択的にＰ型不純物を導入すること
によって形成されたＰ型半導体領域４と、その表面に蒸
着形成された一層目のアルミ層からなるバリア電極５と
によって構成されている。このショットキ・バリア・ダ
イオード５ＢＩ）２に隣接して、隣のメモリーセルのシ
ョットキ・バリア・ダイオード５ＢＤ３が形成されてい
る。これらのショットキ・バリア・ダイオード５ＢＤ２
と５ＢＤ３との間は、特に制限されないが、Ｎ＋埋込層
、２を貫通するように比較的深く形成されたＵ溝分離領
域６によって分離されている。Ｕ溝分離領域６は、半導
体基板に溝を掘って、その内側を酸化して絶縁膜７を形
成してからポリシリコンのような誘電体８を充填して形
成される公知の素子分離技術である。このＵ溝分離領域
６は比較的厚いフィールド酸化膜に置き換えることも可
能である。

特に制限されないが、互いに隣接するショットキ・バリ
ア・ダイオード５ＢＤ２と５ＢＤ３の電極５はアルミ層
を連続的に形成することにより一体化されており、その
一部は負荷抵抗Ｒ１とされる拡散抵抗ｒ１の一端をも覆
うように延長されている。

ショットキ・バリア・ダイオード５ＢＤ２のカソード側
のＮ一層からなる半導体領域９は、その下方のＮ＋埋込
層２を介して、トランジスタＱ２のコレクタ領域２０（
第６図参照）につながっている。

拡散抵抗ｒ１は、Ｎ−型エピタキャル層３上にＰ型不純
物を導入することによって形成されたＰ型半導体領域Ｉ
Ｏからなる。この拡散抵抗ｒ１としてのＰ型半導体領域
１０と、上記ショットキ・バリア・ダイオード５ＢＤ２
を構成するＰ型半導体領域４との間は、Ｎ−型エピタキ
シャル層３を貫通する比較的浅いＵ溝分離領域６′によ
って分離されている。

拡散抵抗ｒ１としての上記Ｐ型半導体領域１０に接する
ようにＮ−型エピタキシャル層３の主面上には、Ｐ型不
純物を導入することにより、トランジスタＱ２のベース
領域となるＰ型半導体領域１１が形成されている。また
、このＰ型半導体領域１１の主面の一部には、Ｎ型不純
物を導入することにより、トランジスタＱ２の２つのエ
ミッタ領域（Ｅ２□ｔＥ２１）としてのＮ型半導体領域
１２ａと１２ｂが形成されている。

上記Ｎ型半導体領域１２ａと１２ｂの表面およびこれら
の半導体領域１２ａ、１２ｂ間のＰ型半導体領域１１の
表面の絶縁膜１３がそれぞれ一部除去されて開口部が形
成され、そこにデータ線りとしてのアルミ配線１４と他
方のトランジスタＱ１のエミッタ領域を接続するための
アルミ配線層１５（Ｑｓ）とベース領域たるＰ型半導体
領域１１を他方のトランジスタＱ１のコレクタ領域（図
示省略）に接続されるためのアルミ配線層１６（Ｃ２）
がそれぞれ一層目のアルミニウム層によって形成されて
対応する半導体領域に接触されている。

上記ショットキ・バリア・ダイオード５ＢＤ２のバリア
電極５と上記各アルミ配線層１４〜１６の上には、シリ
コン酸化膜あるいはＰＳＧ膜（リン・ケイ酸ガラス膜）
からなる層間絶縁膜１７が形成され、その上に、電流ス
タンバイ線ＩＳＴとなるアルミ配線層１８と、ワード線
Ｗ２となるアルミ配線層１９とが、二層目のアルミニウ
ム層によってそれぞれ形成されている。

第４図におけるＢ−Ｂ’線に沿った断面を示す第６図に
は、トランジスタＱ２のベース領域となる上記Ｐ型半導
体領域１１とその上に形成されたエミッタ領域としての
Ｎ型半導体領域１．２　ｂが示されている。このＮ型半
導体領域１２ｂに隣接してトランジスタＱ２のコレクタ
引上げ口となるＮ１型半導体領域２０が形成されている
。Ｐ型半導体１１とＮ＋型半導体領域２０との間は浅い
Ｕ溝分離領域６′で分離されている。

そして、上記トランジスタＱ２のコレクタ引上げ口とな
るＮ＋型半導体領域２０に隣接して、他方のトランジス
タＱ１のベース領域となるＰ型半導体領域２１が形成さ
れ、Ｎ＋型半導体領域２０とＰ型半導体領域２１すなわ
ちトランジスタＱ２のコレクタとトランジスタＱ１のベ
ースとは、一層目のアルミニウム層からなるアルミ配線
層２２（Ｑｌ）によって接続されている。Ｎ＋型半導体
領域２０上の絶縁膜１３に形成された開口部２３が、第
４図に示されているコンタクトホールＣＨ３である。上
記Ｎ＋型半導体領域２０とＰ型半導体領域２１との間は
、深いＵ溝分離領域６によって分離されている。

上記アルミ配線層２２の上には、眉間絶縁膜１７が形成
され、その上に二層目のアルミニウム層からなるワード
線２４　（Ｗｌ）が、上記ワード線１９（Ｗｌ）と電流
スタンバイ線１８（ＩＳＴ）に平行に配設されている。

以上、断面図を用いてトランジスタＣ２側の構造につい
て説明したが、トランジスタＣ１側も同様な構造にされ
ている。

第７図には、上記のような配線、接続がなされた場合の
メモリセルの回路図が示されている。

なお、特に制限されないが、２分割された上記ワード線
Ｗ１とＷｌはメモリアレイＭ−ＡＲＹの外側において一
本のワード線に結合され、共通のワード線駆動回路によ
って駆動されるようにされる。

このようにすれば、配線ピッチを確保してワード線Ｗ１
．Ｗ２および電流スタンバイ線ＩＳ’ｌ”を配設しても
、配線をメモリセルＭＣの幅の中に完全に納めることが
でき、隣接するメモリセルとの間に空白領域を設けるこ
となく、きっちりとメモリアレイの配設を行なうことが
できる。

しかも、上記のように２分割され対称的に配設されたワ
ード線Ｗ１．Ｗ２にショットキ・バリア・ダイオードＤ
１．Ｄ２が接続されているので、メモリセルＭＣ内のノ
ードｎｏ＋ｎｌとワード線Ｗ１．Ｗ２との間に接続され
るカップリング容量Ｃ１，Ｃ２が等しくなる。そのため
、読出し時等の過渡時におけるノードｎ０とｎ、のレベ
ルの変化に、上記カップリング容量Ｃ１，Ｃ２によるア
ンバランスがなくなる。

その結果、ノードｎＯと０１の過渡特性が均一になり、
第３図に示すようなピークがなくなって基準電圧Ｖｒｅ
ｆに対するマージンが大きくなるので、設計が容易にな
り、かつ誤読出しも防止される。

さらに、上記電流スタンバイ線ＩＳＴもメモリセルＭＣ
の中心に配設されているので、電流スタンバイ線ＩＳＴ
に接続される容量も等しくされる。

また、上記のように電流スタンバイ線に比べてワード線
の幅を広く設計したことにより、例えばワード線に大き
な電流を流して多ビットのメモリセルを同時に読み出す
ような機能を持つメモリを設計することが容易となる。

なお、上記実施例では、ワード線Ｗを２分割して電流ス
タンバイ線ＩＳＴを挟んで対称的に配設しているが、ワ
ード線Ｗを中央に配設し、電流スタンバイ線ＩＳＴを２
分割してワード線Ｗの両側に対称的に配設するようにし
てもよい。

また、メモリセルのレイアウトは第４図に示すようなも
のに限定されるものではない。

［効果］ フリップフロップ構成のメモリセルからなるメモリアレ
イを備えた半導体記憶装置において、メモリアレイ内に
配設され各メモリセルに接続されるワード線を２分割し
て、回路的に対称な所定の端子を各ワード線に接続させ
るようにしたので、ワード線と直交する方向の中心線に
対して非対称なレイアウトのされたメモリセルであって
もメモリセル内のノードに接続されるカップリング容量
が等しくされて、読出し時のレベルにアンバランスが生
じなくなるという作用により、過渡時の動作マージンを
大きくとることができ、これによって設計が容易になる
とともに誤まったデータの読出しも防止されるという効
果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、フリッププロッ
プ型メモリセルの構成は、前記実施例のものに限定され
るものでなく、ショットキ・バリア・ダイオードが省略
された形のもの、あるいはシ目ットキ・バリア・ダイオ
ードと並列にスピードアップ・コンデンサが接続された
形のものなどであってもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラメモリに
適用した場合について説明したが、それに限定されず、
ＭＯＳ型のメモリ等にも利用することができる。

【図面の簡単な説明】

第１図は、従来のバイポーラメモリにおけるメモリセル
の構成例を示す回路図、 第２図は、従来のメモリアレイのレイアウト構成の一例
を示す構成図、 第３図は、従来型のメモリセル内のノードの過渡特性を
示す波形図、 第４図は、本発明をバイポーラメモリに適用した場合の
メモリセルのレイアウト構成の一例を示す構成図、 第５図は、第４図におけるＡ−Ａ’線に沿った断面図、 第６図は、第４図におけるＢ−Ｂ’線に沿った断面図、 第７図は、第４図に示すようなレイアウト構成をとった
場合の回路構成を示す回路図である。 Ｑｌ、Ｑ２・・・・マルチエミッタ・トランジスタ、Ｒ
，、Ｒ２・・・・負荷抵抗、Ｄｌ、Ｄ２，５ＢＤ７，５
ＢＤ２・・・・ショットキ・バリア・ダイオード、ｃｌ
、Ｃ２・・・・カップリング容量、Ｗ。 Ｗｌ、Ｗ２・・・・ワード線、ＩＳＴ・・・・電流スタ
ンバイ線、Ｄ、Ｄ・・・・ディジット線。 第　　　１　　図 第　　　２　　図 −１１ＫＩ

Claims (1)

1. 【特許請求の範囲】 １、回路的に対称なフリップフロップ構成のメモリセル
   からなるメモリアレイを備えた半導体記憶装置において
   、上記メモリアレイ内に配設された各メモリセルに接続
   される同一の配線が２分割され、かつ対称的に配設され
   、上記メモリセル内の対称的な所定の端子が上記分割さ
   れた配線に接続されるようにされてなることを特徴とす
   る半導体記憶装置。 ２、上記メモリセルがワード線と直交する方向の中心線
   に対して非対称なレイアウトにされているものにおいて
   、上記ワード線が２分割され対称的に配設されてなるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。