JPS6197960A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体装置に
おけるコンデンサの形成に適用して有効な技術シミ関し
、例えばバイポーラトランジスタにおけるフリップフロ
ップ型メモリセル用のスピードアップ・コンデンサの形
成に利用して有効な技術に関する。

［背景技術］ バイポーラ型半導体メモリにおけるメモリセルの構成と
して、例えば第１図に示すものが知られている（電子通
信学会発行「メモリ」第９４頁）。

このメモリセルは、フリップフロップを構成するマルチ
エミッタトランジスタＱ１．Ｑ２のコレクタとワード線
Ｗとの間に接続された負荷抵抗Ｒ１ｔＲ２と並列に、順
方向抵抗の小さなショットキ・バリア・ダイオードＤ　
１　＋　Ｄ　２を接続することにより、読出し電流が大
きくされ、低消費電力化と読出し速度の高速化が可能に
されている。

なお１図において、ＤＬ、ＤＬは読出し、書込み電流が
流されるディジット線、ＩＳＴは定常時（スタンバイ時
）にメモリセルの保持電流が流される電流スタンバイ線
である。

−ところで、上記のようなフリップフロップ型のメモリ
セルを有する半導体メモリにおいては、メモリセルを構
成するショットキ・バリア・ダイオードＤ　１　＋　Ｄ
　２と並列に、第３図に破線で示すようにスピードアッ
プ・コンデンサＣ１，Ｃ２を設けることにより、動作マ
ージンおよび耐α線強度を向上させるという技術が提案
されている。

また、そのようなコンデンサとして、ショットキ・バリ
ア・ダイオードの持つ容量を積極的に利用し、ショット
キ・バリア・ダイオードの面積を大きくすることにより
、これと並列に大きな容量が接続されるようにすること
が考えられる。

しかしながら、ショットキ・バリア・ダイオードの持つ
容量をスピードアップ・コンデンサとして利用した場合
、容量値を大きくして動作マージンや耐α線強度を向上
させるには、ショットキ・バリア・ダイオードの面積を
大きくしなければならず。しかしその反面こ九によって
メモリセルの占有面積が大きくなって高集積化が図れな
くなるとともに、所望のＶｆ値すなわち順方向電圧特性
が得られなくなるという不都合がある。

［発明の目的コ この発明の目的は、スピードアップ・コンデンサを有す
るフリッププロップ型メモリセルからなる半導体メモリ
の集積度を向上させることにある。

この発明の他の目的は、スピードアップ・コンデンサを
有するフリッププロップ型メモリセルからなる半導体メ
モリにおいて、セル面積を増大させることなく、動作マ
ージンおよび耐α線強度を向上させ得るようなメモリセ
ル構造を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、フリップフロップ型メモリセルからなる半導
体メモリにおいて、半導体基板の主面に溝を掘り、この
溝の内面に絶縁膜を形成してから導電体で埋めたものを
、スピードアップ・コンデンサとして使用することによ
り、／ＪＸさな面積で大きな容量を実現できるようにし
、かつショットキ・バリア・ダイオードの順方向電圧特
性も最適化できるようにして、半導体メモリの集積度を
向上させるとともに、メモリセルの動作マージンおよび
耐α線強度を向上させるという上記目的を達成するもの
である。

以下図面を用いて本発明の詳細な説明する。

［実施例１］ 第１図は、本発明をスタティック型バイポーラメモリに
おけるフリップフロップ構成のメモリセルに適用した場
合の第１実施例を示す。

この実施例のメモリセルは、第３図に示されているフリ
ップフロップ型メモリセルにおいて、破線で示されたコ
ンデンサＣ１ｔ　Ｃ２を独立の素子として形成した構成
にされる。第１図には、このうち鎖線Ａで囲まれた素子
、すなわちマルチエミッタ・トランジスタＱ１とそのコ
レクタに接続されたショットキ・バリア・ダイオードＤ
１とスピードアップ・コンデンサＣ１およびペースに接
続された反対側のトランジスタの負荷抵抗Ｒ２が示され
ている。

この実施例では、Ｐ型シリコン半導体基板１上に選択的
に形成されたＮ＋埋込Ｍ２およびこのＮ＋埋込層２上に
気相成長されてなるＮ〜型エピタキシャル層３を貫通す
るようにＵ溝４ａ、４ｂが形成されている。

そして、このＵ溝４ａ、４ｂの内側に熱酸化等により酸
化シリコン膜のような比較的薄い絶縁膜５が形成され、
この絶縁膜５の内側に不純物が導入されたポリシリコン
のような導電体６が充填されている。この導電体６と半
導体基板との間の容量を、コンデンサＣ１として積極的
に使用するものである。

ショットキ・バリア・ダイオードＤ１は、上記コンデン
サＣ１に隣接したＮ−型エピタキシャル層３の一部に、
選択的にリンのようなＮ型不純物を導入することによっ
て形成されたＮ型半導体領域７、その表面に蒸着形成さ
れた白金シリサイド（ＰｔＳｉ）もしくはパラジウム・
シリサイド（Ｐｄｓｔ）のような低抵抗の導電体層８お
よびこの上に形成されたチタン・タングステン（Ｔ　ｉ
　ｗ）のような高融点金属からなるバリア電極９とから
構成されている。

特に制限されないが、上記バリア電極９は、ショットキ
・バリア・ダイオードＤ１を構成する半導体領域７の上
方から、前記コンデンサＣ１を構成するＵ溝４ａ、４ｂ
の上方にかけて一体に形成され、Ｕ溝４ａ、４ｂ内の導
電体６と接触されている。そして、このバリア電極９の
上には、ワード線Ｗとしてのアルミニウム層１０ａが連
続的に形成されている。

上記Ｎ型半導体領域７に隣接して、Ｎ−型エピタキシャ
ル層３の主面には、Ｐ型不純物を導入することによって
比較的抵抗値の大きなＰ型半導体領域１１が形成され、
このＰ型半導体領域１１の一端には、その表面の絶縁膜
１２に形成されたコンタクトホール１３ａを介して、上
記ワード線たるアルミニウム層１０ａの一端が接合され
ている。

また、Ｐ型半導体領域１１の他端は、マルチエミッタ・
トランジスタＱ１のベース領域となるＰ型半導体領域１
４に接合されている。

これによって、上記Ｐ型半導体領域１１は、第３図にお
けるワード線ＷとトランジスタＱ１のベースとの間に接
続される負荷抵抗Ｒ２として作用される。

上記Ｐ型半導体領域１４の上には、Ｎ型不純物を導入す
ることによって、エミッタ領域となるＮ型半導体領域１
５ａと１５ｂが形成され、その表面には、コンタクトホ
ール１３ｂ、１３ｃを介してアルミニウム層からなるエ
ミッタ電極１０ｂ。

１０ｃが接合されている。また、このＮ型半導体領域１
５ａ、１５ｂ間のＰ型半導体領域１４表面には、コンタ
クトホール１３ｄを介してベース電極１０ｄが接合され
ている。

さらに、上記Ｐ型半導体領域１４に隣接して。

その外側（図では右側）には、Ｎ＋埋込層２に達するよ
うなコレクタ引上げ口としてのＮ型半導体領域１６が形
成されている。このコレクタ引上げ口（１６）の外側か
ら前記コンデンサＣ１を構成するＵ溝４ａ、４ｂの外側
にかけて、これらの素子を包囲するように、上記Ｎ＋埋
込層２を貫通するＵ溝分離領域２０が形成されている。

このＵ溝分離領域２０によって分離されたＮ十埋込層２
と、上記Ｐ型半導体領域１４および一対のＮ型半導体領
域１５ａ、１５ｂとによって、マルチエミッタ・トラン
ジスタＱ１が構成される。

しかも、Ｕ溝分離領域２０で分離されたトランジスタＱ
１のコレクタ領域としてのＮ＋埋込層２上のエピタキシ
ャル層３内に、ショットキ・バリア・ダイオードＤ１を
構成するＮ型半導体領域７が形成されることにより、シ
ョットキ・バリア・ダイオードＤ、のカソード端子がＮ
＋埋込層２を介じてトランジスタＱ１のコレクタに接続
さ、れるようになっている。

なお、上記Ｕ溝分離領域２０は、前記コンデンサＣ１と
同じような構造、すなわちエピタキシャル層３およびＮ
＋埋込層２を貫通して半導体基板１に達するようなＵ溝
を掘って、その内側に絶縁膜２１を形成してからポリシ
リコンのような半導体２２を充填することによって形成
される。

この場合、分離領域２０のＵ溝は、コンデンサＣ１のＵ
溝４ａ、４ｂと同時に形成することができる。同様にし
て、分離領域２０とコンデンサＣ１の各々Ｖ溝の内側の
絶縁膜５と２１を同時に形成したり、その内側に充填さ
れるポリシリコンロと２２も同時にデポジションさせる
ようにすることもできる。

ただし、構造的には、コンデンサＣ１の部分の絶縁膜５
が薄い方が容量を大きくすることができ。

またＵ溝分離領域２０は寄生容量を持たないようにする
のがよいので１分離領域２０内の絶縁膜２１は厚い方が
よい。従って、絶縁膜５と２１は、別々に形成した方が
よい。また、同様の理由から、コンデンサＣ１の部分の
Ｕ溝４ａ、４ｂ内には、不純物を含む導電体としてのポ
リシリコンを、そして１分離領域２０のＵ溝内には、不
純物を含まない誘電体としてのポリシリコンを充填する
のがよい。上記Ｕ溝分離領域２０は、公知のアイソプレ
ー−す技術による比較的厚いフィールド酸化膜に置き換
えることも可能である。

上記実施例のようなメモリセル構造によると、コンデン
サＣ１となるＵ溝４ａ、４ｂの幅および相互間隔は、現
在の加工技術でそれぞれ１μｍ程度にしてやることがで
きる。

そのため、良好な動作マージンや耐α線強度を得るのに
、ショットキ・バリア・ダイオードＤＩＴＤ２の面積を
大きくしていた従来の方式（第３図）に比べて、本実施
例では、より小さな占有面積のＵ溝からなるコンデンサ
で同じ大きさの容量を実現できる。その結果、本来のシ
ョットキ・バリアダイオードＤ　１　ｒ　Ｄ　２は、従
来のものに比べ１０分の１以下の大きさにすることがで
きる。これによって、メモリセル全体の占有面積は、お
よそ２０〜３０％低減されるようになる。

また、本実施例によると、コンデンサＣ１の容量の大き
さを決定するＵ溝形成領域の大きさと、ショットキ・バ
リア・ダイオードＤ１の大きさは別々に設計できるので
、動作マージンを向上させるためのショットキ・バリア
・ダイオードのＶｆ特性と耐α線強度向上のためのコン
デンサの容量値を独立に最適化することができる。その
ため、高速バイポーラメモリのフリップフロップ型メモ
リセルの動作マージンおよび耐α線強度を同時に向上さ
せることができる。

［実施例２］ 上記実施例では、Ｕ溝分離領域２０のＵ溝と、コンデン
サＣ１の部分のＵ溝４ａ、４ｂを同時に形成しているた
め、Ｕ溝４ａ、４ｂはＮ＋埋込層２を貫通して基板１に
まで達してしまう。そのため、Ｕ溝４ａ、４ｂ内のポリ
シリコン（６）と基板１との間の容量Ｃｓがワード線た
るアルミニウム層１０ａに接続されることになる。これ
によって、ワード線の負荷が重くなるという不都合があ
る。

しかも、従来Ｕ溝分離法が適用された半導体装置では、
Ｕ溝を掘った後でＰ型不純物のイオン打ち込みを行なっ
て、Ｕ溝分離領域２０の下部に第２図に示すようにＰ＋
型のチャンネルストッパ層２３を形成することが行なわ
れる。そのため、そのようなプロセスをそのまま本発明
に適用すると、コンデンサＣ１となる部分のＵ溝４ａ、
４ｂの下部にもＰ＋型拡散層が形成されて、基板１との
間の容量が第１図の、構造のものよりも大きくなり、ワ
ード線の負荷が更に重くなってしまう。

そこで、第２の実施例では、Ｕ溝４ａ、４ｂの下部に、
そのすぐ上のＮ＋埋込層２と結合されるようなＮ＋型半
導体領域１７を形成しである。

そのため、第１図の実施例では、Ｕ溝４ａ、４ｂ内のポ
リシリコン（６）とＮ−型エピタキシャル層３およびＮ
＋埋込層２との間の容量のみが有効な容量として、ワー
ド線とトランジスタＱ１のコレクタとの間に接続されて
いたものが、この実施例では、上記容量に加えてポリシ
リコン（６）とＮ＋型半導体領域１７との間の容量も有
効に接続されてコンデンサＣ１の容量が増大される。

しかも、この実施例によると、第１図の実施例では、ポ
リシリコンロと基板ｌとの間に存在していた容量Ｃｓが
なくなる。そのため、ワード線の負荷が軽くなり、ワー
ド線の選択レベルへの立上がりが速くなるという利点も
ある。

なお、上記Ｎ＋型半導体領域１７は、Ｕ溝４ａ。

４ｂを形成した後、チャンネルストッパ層２３形成のた
めのイオン打込みの前あるいは後に、Ｕ溝４ａ、４ｂの
底部にＮ型不純物をイオン打込みもしくは熱拡散によっ
て注入して形成してやることができる。

上記実施例では、コンデンサＣ１となる部分のＵ溝を２
条に形成したものを示したが、Ｕ溝を３条あるいは４条
以上形成することもできる。また、ショットキ・バリア
・ダイオードＤ１＋Ｄ２やマルチエミッタ・トランジス
タＱ１．Ｑ２および負荷抵抗Ｒ□、Ｒ２の構造は、上記
実施例に限定されるものではない。

例えば、負荷抵抗Ｒ１、Ｒ２は、拡散抵抗でなくポリシ
リコン抵抗であってもよい。また、トランジスタＱ１．
Ｑ２は、ベース（１４）とコレクタ引上げ口（１６）と
の間にＮ−型エピタキシャルＮ３のみを貫通する比較的
浅いＵ溝分離領域もしくは酸化膜分離領域が形成された
構造であってもよい。

その場合、コンデンサＣ１を構成するためのＵ溝４ａ、
４ｂは、その浅いＵ溝分離領域のＵ溝と同じ深さに形成
するようにしてもよい。

［効果コ （１）フリップフロップ型メモリセルからなる半導体メ
モリにおいて、半導体基板の主面に溝を掘り、この溝の
内側に絶縁膜を形成してから導電体で埋めたものを、ス
ピードアップ・コンデンサとして使用するようにしたの
で、小さな面積で大きな容量が得られるという作用によ
り、メモリセルの占有面積が減少され、半導体メモリの
集積度が向上されるという効果がある。

（２）フリップフロップ型メモリセルからなる半導体メ
モリにおいて、半導体基板の主面に溝を掘り、この溝の
内側に絶縁膜を形成してから導電体で埋めたものを、ス
ピードアップ・コンデンサとして使用するようにしたの
で、スピードアップ・コンデンサとショットキ・バリア
・ダイオードの順方向電圧特性を独立に最適化できると
いう作用により、メモリセルの動作マージンおよび耐α
線強度を同時に向上させることができるという効果があ
る６ 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、フリップフロッ
プ型メモリセルの構成は、前記実施例のものに限定され
るものでなく、ショットキ・バリア・ダイオードが省略
された形のもの、あるいはショットキ・バリア・ダイオ
ードと直列に抵抗素子が積極的に接続された構成であっ
てもよい。

また、Ｕ溝分離領域およびスピードアップ・コンデンサ
の構造およびそのプロセスは、上記実施例に限定される
ものでなく１種々の変形例が容易に考えられる。

【図面の簡単な説明】

第１図は、本発明をバイポーラメモリにおけるフリップ
フロップ型メモリセルに適用した場合のセルの要部の断
面構造の一実施例を示す断面図、第２図は、本発明の第
２の実施例を示す断面図、第３図は、従来のバイポーラ
メモリにおけるメモリセルの構成例を示す回路図である
。 Ｑｌ、Ｑ：ｚ・・・・マルチエミッタ・トランジスタ、
Ｒ１、Ｒ２・・・・負荷抵抗、Ｄ　１　ｙ　Ｄ　２・・
・・ショットキ・バリア・ダイオード、Ｃ１，Ｃ２・・
・・スピードアップ・コンデンサ、Ｗ・・・・ワード線
。 ＩＳＴ・・・・電流スタンバイ線、ＤＬ、ＤＬ・・・・
ディジット線、１・・・・半導体基板、２・・・・Ｎ＋
埋込層３・・・・Ｎ−型エピタキシャル層、４ａ。 ４ｂ・・・・Ｕ溝、５・・・・絶縁膜、６・・・・導電
体（不純物を含むポリシリコン）、７・・・・Ｎ型半導
体領域、９・・・・バリア電極、１０ａ・・・・アルミ
ニウム層（ワード線）、１１・・・・Ｐ型半導体領域（
負荷抵抗）−，１２・・・・絶縁膜、１４・・・・Ｐ型
半導体領域（ベース領域）−１５ａ、１５ｂ・・・・Ｎ
型半導体領域（エミッタ領域）、１６・・・・Ｎ型半導
体領域（コレクタ引上げ口）、１７・・・・Ｎ中型半導
体領域、２０・・・・Ｕ溝分離領域、２１・・・・絶縁
膜、２２・・・・誘電体もしくは導電体（ポリシリコン
）、２３・・・・チャンネルストッパ層。

Claims (1)

1. 【特許請求の範囲】 １、負荷抵抗素子と並列にコンデンサが接続されてなる
   フリップフロップ構成のメモリセルからなるメモリアレ
   イを備えた半導体記憶装置において、上記コンデンサが
   、半導体基板の主面に形成された溝の内側に絶縁膜が形
   成され、この絶縁膜の内側に導電体が充填された構造に
   されていることを特徴とする半導体記憶装置。 ２、上記溝が半導体基板主面に形成されたエピタキシャ
   ル層およびその下の埋込層を貫通して半導体基板に達す
   るように形成されているものにおいて、上記溝の下方に
   は半導体基板と異なる導電型の半導体層が形成され、こ
   の半導体層に上記溝の底部が包囲されるようにされてな
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３、半導体基板の主面に形成された半導体素子間が、半
   導体基板の主面に溝を掘って半導体で埋めてなる溝掘り
   分離領域で分離されるようにされた半導体記憶装置にお
   いて、フリップフロップ型のメモリセル内の上記コンデ
   ンサが、半導体基板の主面に形成された溝の内側に絶縁
   膜が形成され、この絶縁膜の内側に導電体が充填された
   構造にされていることを特徴とする特許請求の範囲第１
   項もしくは第２項記載の半導体記憶装置。