JPS6132704B2 - - Google Patents
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- JPS6132704B2 JPS6132704B2 JP51134444A JP13444476A JPS6132704B2 JP S6132704 B2 JPS6132704 B2 JP S6132704B2 JP 51134444 A JP51134444 A JP 51134444A JP 13444476 A JP13444476 A JP 13444476A JP S6132704 B2 JPS6132704 B2 JP S6132704B2
- Authority
- JP
- Japan
- Prior art keywords
- sector
- cylinder
- address
- track
- head
- Prior art date
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- Expired
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- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、制御装置側のハードウエアの負坦を
軽減し、かつ連続処理中にヘツド切替えで不連続
が生じない磁気デイスク装置のアクセス制御方式
に関するものである。
軽減し、かつ連続処理中にヘツド切替えで不連続
が生じない磁気デイスク装置のアクセス制御方式
に関するものである。
小型計算機システムにおけるフアイルの記録フ
オーマツトは、一般的にセクタ形式のものが用い
られる。
オーマツトは、一般的にセクタ形式のものが用い
られる。
このセクタ形式で問題となることの一つに、レ
コード・アドレスをどのような方法で割付けるか
ということがある。
コード・アドレスをどのような方法で割付けるか
ということがある。
一般的に磁気デイスク上にｎ個のレコードを割
付ける場合、第１図に示すように連続的に割付け
る方法が用いられている。
付ける場合、第１図に示すように連続的に割付け
る方法が用いられている。
図中R0〜Ｒo-1は、レコード番号、Ｇ１〜Ｇ３
はギヤツプ、AAはアドレスエリア、DAはデー
タエリア、Ｓはセクタ・マークである。
はギヤツプ、AAはアドレスエリア、DAはデー
タエリア、Ｓはセクタ・マークである。
１レコードの長さは、長すぎると主記憶装置上
に大きなスペースが必要になり、また少ないデー
タ量を取り扱うときの損失が大きくなるなどの条
件から、128バイト、512バイトの値が最も普通に
用いられる。
に大きなスペースが必要になり、また少ないデー
タ量を取り扱うときの損失が大きくなるなどの条
件から、128バイト、512バイトの値が最も普通に
用いられる。
１レコードは、第１図ｂのように、アドレス・
エリアAAとデータ・エリアDAをギヤツプＧ１
〜Ｇ３で挾んで配置される。
エリアAAとデータ・エリアDAをギヤツプＧ１
〜Ｇ３で挾んで配置される。
この方法による磁気レコードの割付けは極めて
単純であり、一般に最も欠点が少ないが、高速デ
イスク装置を小型計算機システムに接続する場合
において、 主記憶装置のアクセスが高速なデータ転送に
占有されて、計算機のプロラムの実行が停止
し、計算機全体の効率が低下する。
単純であり、一般に最も欠点が少ないが、高速デ
イスク装置を小型計算機システムに接続する場合
において、 主記憶装置のアクセスが高速なデータ転送に
占有されて、計算機のプロラムの実行が停止
し、計算機全体の効率が低下する。
データ書き込みしたレコードの次のレコード
のアドレスエリアを読みとるとき、書込処理の
影響を避けるためギヤツプＧ１を大きくとる必
要があり、記憶容量が低下する。（第３図ａを
参照。） 同一シリンダ上の現在読み書きしているトラ
ツクより別のトラツクを読み書きするためにヘ
ツドの切替えが必要であるが、ヘツド切替えし
た後、最初のレコードを読みとるとき、ヘツド
切替え時間の影響をさけるためセクタ・マーク
Ｓ近傍のレコードのギヤツプＧ１を大きくとる
必要がある。（第３図ｂを参照。）などの問題が
あり、これらを解決する手法が要望されてい
る。
のアドレスエリアを読みとるとき、書込処理の
影響を避けるためギヤツプＧ１を大きくとる必
要があり、記憶容量が低下する。（第３図ａを
参照。） 同一シリンダ上の現在読み書きしているトラ
ツクより別のトラツクを読み書きするためにヘ
ツドの切替えが必要であるが、ヘツド切替えし
た後、最初のレコードを読みとるとき、ヘツド
切替え時間の影響をさけるためセクタ・マーク
Ｓ近傍のレコードのギヤツプＧ１を大きくとる
必要がある。（第３図ｂを参照。）などの問題が
あり、これらを解決する手法が要望されてい
る。
従来上記の問題点を解決するために、従来第２
図に示す方法が採用されていた。即ち、第２図に
示すように１つおきにレコード番号を並べる方法
である。
図に示す方法が採用されていた。即ち、第２図に
示すように１つおきにレコード番号を並べる方法
である。
図に示すように、レコードR0からＲｎ／２−１まで
一つおきに割付けた後、残りの部分にレコードＲ
ｎ／２からＲo-1まで合計ｎレコードを割付ける。
ｎ／２からＲo-1まで合計ｎレコードを割付ける。
この方法によると、１つのトラツク内のみで完
結するレコードの連続的な処理の場合には必ず１
レコード分のすきまがあくので、第１図の方法で
問題となつていた上記〜の問題は解決する
が、レコードの連続的な処理が１つのトラツクで
処理が完了しない場合があり、この場合には、ヘ
ツドの移動が生じないようにするために、同一シ
リンダの別のトラツクに配置されたレコードを上
記処理に続いて連続処理することが良く行われて
いるが、この場合には、上記の問題は解決され
ていない。即ちヘツド切り替えの時には、レコー
ドが１つおきにならず連続的に次のレコードを連
続して処理することになるためである。
結するレコードの連続的な処理の場合には必ず１
レコード分のすきまがあくので、第１図の方法で
問題となつていた上記〜の問題は解決する
が、レコードの連続的な処理が１つのトラツクで
処理が完了しない場合があり、この場合には、ヘ
ツドの移動が生じないようにするために、同一シ
リンダの別のトラツクに配置されたレコードを上
記処理に続いて連続処理することが良く行われて
いるが、この場合には、上記の問題は解決され
ていない。即ちヘツド切り替えの時には、レコー
ドが１つおきにならず連続的に次のレコードを連
続して処理することになるためである。
また新たに発生する問題として、レコード数が
偶数個の場合レコードR0からレコードＲｎ／２−１ま で一つ置きにレコードを処理し、このレコードＲ
ｎ／２−１からレコードＲｎ／２に処理を移す場合、制
御 上レコードを２つ飛して制御する必要が生じ、１
つ飛して制御する場合と、２つ飛して処理する場
合とが生じ、それも各トラツクを読み書きする毎
にこの処理が入るため、制御が複雑であるばかり
でなく単位時間当りのデータ転送率が低下すると
いう欠点が生ずる。（第３図ｃ参照。） 〔問題点を解決するための手段〕 本発明は、上記問題点を解決することを目的と
し、この目的は、それぞれ複数ビツトよりなるシ
リンダ・アドレス、ヘツド・アドレス、およびセ
クタ・アドレスよりなるアドレス情報が上位装置
より指示されて複数のシリンダから１つのシリン
ダを選択すべく、磁気ヘツドを移動位置決めし、 該シリンダ上の複数のヘツドから１つのヘツド
を選択してトラツクを選択し、該トラツク上にあ
る偶数個よりなる複数セクタから少なくとも１つ
のセクタを選択してデータの読み書きのためのア
クセスを行うように構成し、 同一シリンダに対して順次、セクタ・アドレス
およびヘツド・アドレスを指定することにより磁
気ヘツドの移動を伴わずに同一シリンダ上の各ト
ラツクおよび該トラツク上の各セクタを順次連続
的に読み書きするように制御される磁気デイスク
装置のアクセス制御方式において、 上位装置に対して前記磁気デイスク装置の１つ
の物理シリンダに対して見掛け上、２つの論理的
シリンダ・アドレスを割付けるとともに、１つの
物理トラツク上に配置される偶数個の物理セク
タ・アドレスに対して見掛け上、半分の物理的セ
クタ・アドレスを割付け、 前記上位装置より指示された前記アドレス情報
のうち複数ビツトよりなる前記シリンダ・アドレ
ス情報の下位ビツトを前記複数ビツトよりなるセ
クタ・アドレスの最下位ビツトとして付加して、
前記磁気デイスク装置をアクセスすることによつ
て、 前記物理的に同一シリンダに配置された各トラ
ツク上の前記セクタを一つ置きに順次アクセスす
るとともに、ヘツド・アドレスを順次切替えて同
一シリンダ上の各セクタを一つ置きにアクセス
し、その後に到来する前記上位装置よりの指示に
基づき磁気ヘツドを移動させずに該シリンダと物
理的に同一シリンダに配置された各トラツク上の
残りの前記セクタを１つ置きに順次アクセスする
とともに、ヘツド・アドレスを順次切替えて物理
的に同一シリンダ上の残りの各セクタを一つ置き
にアクセスするように構成することにより達成さ
れる。
偶数個の場合レコードR0からレコードＲｎ／２−１ま で一つ置きにレコードを処理し、このレコードＲ
ｎ／２−１からレコードＲｎ／２に処理を移す場合、制
御 上レコードを２つ飛して制御する必要が生じ、１
つ飛して制御する場合と、２つ飛して処理する場
合とが生じ、それも各トラツクを読み書きする毎
にこの処理が入るため、制御が複雑であるばかり
でなく単位時間当りのデータ転送率が低下すると
いう欠点が生ずる。（第３図ｃ参照。） 〔問題点を解決するための手段〕 本発明は、上記問題点を解決することを目的と
し、この目的は、それぞれ複数ビツトよりなるシ
リンダ・アドレス、ヘツド・アドレス、およびセ
クタ・アドレスよりなるアドレス情報が上位装置
より指示されて複数のシリンダから１つのシリン
ダを選択すべく、磁気ヘツドを移動位置決めし、 該シリンダ上の複数のヘツドから１つのヘツド
を選択してトラツクを選択し、該トラツク上にあ
る偶数個よりなる複数セクタから少なくとも１つ
のセクタを選択してデータの読み書きのためのア
クセスを行うように構成し、 同一シリンダに対して順次、セクタ・アドレス
およびヘツド・アドレスを指定することにより磁
気ヘツドの移動を伴わずに同一シリンダ上の各ト
ラツクおよび該トラツク上の各セクタを順次連続
的に読み書きするように制御される磁気デイスク
装置のアクセス制御方式において、 上位装置に対して前記磁気デイスク装置の１つ
の物理シリンダに対して見掛け上、２つの論理的
シリンダ・アドレスを割付けるとともに、１つの
物理トラツク上に配置される偶数個の物理セク
タ・アドレスに対して見掛け上、半分の物理的セ
クタ・アドレスを割付け、 前記上位装置より指示された前記アドレス情報
のうち複数ビツトよりなる前記シリンダ・アドレ
ス情報の下位ビツトを前記複数ビツトよりなるセ
クタ・アドレスの最下位ビツトとして付加して、
前記磁気デイスク装置をアクセスすることによつ
て、 前記物理的に同一シリンダに配置された各トラ
ツク上の前記セクタを一つ置きに順次アクセスす
るとともに、ヘツド・アドレスを順次切替えて同
一シリンダ上の各セクタを一つ置きにアクセス
し、その後に到来する前記上位装置よりの指示に
基づき磁気ヘツドを移動させずに該シリンダと物
理的に同一シリンダに配置された各トラツク上の
残りの前記セクタを１つ置きに順次アクセスする
とともに、ヘツド・アドレスを順次切替えて物理
的に同一シリンダ上の残りの各セクタを一つ置き
にアクセスするように構成することにより達成さ
れる。
以下、本発明による磁気デイスク装置のアクセ
ス制御方式を本発明の実施例を使用して説明す
る。
ス制御方式を本発明の実施例を使用して説明す
る。
まず、本願発明を説明する前に、本願発明の理
解を容易にするために一般的な磁気デイスク装置
の構成を第４図により説明する。
解を容易にするために一般的な磁気デイスク装置
の構成を第４図により説明する。
一般に磁気デイスク装置は、第４図において示
すように同一回転軸１上に複数の磁気デイスク円
板２が配置されこの回転軸を図示していない回転
駆動モータにより所定の速度で回転される。磁気
デイスク円板２の記録面は、磁気ヘツドを所望の
トラツクに移動位置決めするためのサーボ情報が
記録された記録面３と、実際の情報が記録される
情報記録面４〜７より構成さている。
すように同一回転軸１上に複数の磁気デイスク円
板２が配置されこの回転軸を図示していない回転
駆動モータにより所定の速度で回転される。磁気
デイスク円板２の記録面は、磁気ヘツドを所望の
トラツクに移動位置決めするためのサーボ情報が
記録された記録面３と、実際の情報が記録される
情報記録面４〜７より構成さている。
そして、それぞれの記録面３〜７には、図示し
ない、磁気ヘツドが図示しない同一のキヤリツジ
に搭載されて配置されており、サーボ情報の記録
された記録面より読出された位置決め情報に従つ
て図示しないアクセスモータにより共通に駆動さ
れて所望のトラツクに移動位置決めされる。
ない、磁気ヘツドが図示しない同一のキヤリツジ
に搭載されて配置されており、サーボ情報の記録
された記録面より読出された位置決め情報に従つ
て図示しないアクセスモータにより共通に駆動さ
れて所望のトラツクに移動位置決めされる。
従つて、情報が記録される記録面４〜７に配置
される磁気ヘツドは、各記録面の同一のトラツク
位置に配置されることになり、それぞれの面の同
一トラツク番号の集合は、シリンダと呼ばれ、上
位装置からは、このシリンダ番号（SYL）で選択
される。
される磁気ヘツドは、各記録面の同一のトラツク
位置に配置されることになり、それぞれの面の同
一トラツク番号の集合は、シリンダと呼ばれ、上
位装置からは、このシリンダ番号（SYL）で選択
される。
そして、同一シリンダ中のそれぞれのトラツク
は、ヘツド番号（HD）により選択される。
は、ヘツド番号（HD）により選択される。
各トラツクには、複数個のセクタ形式で、複数
個のレコードが記録されており、これらはセクタ
（SEC）番号で選択される。
個のレコードが記録されており、これらはセクタ
（SEC）番号で選択される。
上位装置から所望の情報を読み書きするため
に、シリンダ番号、ヘツド番号およびセクタ番号
が与えられる。
に、シリンダ番号、ヘツド番号およびセクタ番号
が与えられる。
まず、シリンダ番号により、磁気ヘツドを所望
のシリンダに移動位置決めし、その後、ヘツド番
号およびセクタ番号により所望の情報面のセクタ
に対する読み書きが行われる。
のシリンダに移動位置決めし、その後、ヘツド番
号およびセクタ番号により所望の情報面のセクタ
に対する読み書きが行われる。
一方連続して複数個のセクタより情報を読み書
きする場合には、アクセス時間を極力短縮するた
めに磁気ヘツドの移動時間がなるべく無いように
情報が配置される。
きする場合には、アクセス時間を極力短縮するた
めに磁気ヘツドの移動時間がなるべく無いように
情報が配置される。
即ち、最初にシリンダ番号、ヘツド番号および
セクタ番号が与えられ、所望のシリンダ、ヘツド
が移動位置決めされた後、まずヘツド番号を固定
して、所定のトラツクのセクタ番号を順次変更し
て、同一トラツク上のセクタを順次読み書きし、
次にヘツド番号を切替えて、同一シリンダの別の
記録面のトラツク上の配置されたセクタを順次読
み書きする。
セクタ番号が与えられ、所望のシリンダ、ヘツド
が移動位置決めされた後、まずヘツド番号を固定
して、所定のトラツクのセクタ番号を順次変更し
て、同一トラツク上のセクタを順次読み書きし、
次にヘツド番号を切替えて、同一シリンダの別の
記録面のトラツク上の配置されたセクタを順次読
み書きする。
第４図で説明すると、同一シリンダに属するト
ラツクａ〜ｄについて、まず記録面４のａのトラ
ツクのセクタを読み書きした後、ｂのトラツクの
読み書きをし、順次ｃ，ｄの順番で、セクタを読
み書きするように制御される。
ラツクａ〜ｄについて、まず記録面４のａのトラ
ツクのセクタを読み書きした後、ｂのトラツクの
読み書きをし、順次ｃ，ｄの順番で、セクタを読
み書きするように制御される。
本発明では、上述したような複数のセクタに対
して連続的に読み書きする場合に、その制御を簡
略化するのに好適な、アクセス制御方式を提供す
るものである。第５図は、本願発明のセクタを連
続的に処理する場合の読み書きの例を説明するた
めの図である。
して連続的に読み書きする場合に、その制御を簡
略化するのに好適な、アクセス制御方式を提供す
るものである。第５図は、本願発明のセクタを連
続的に処理する場合の読み書きの例を説明するた
めの図である。
図において、第４図ａ〜ｄは、それぞれ第４図
に示した同一シリンダ上の注目する各トラツクａ
〜ｄに対応して示されている。
に示した同一シリンダ上の注目する各トラツクａ
〜ｄに対応して示されている。
この例においては、第４図に示した同一シリン
ダ上に配置された記録面４のトラツクａから順次
記録面５のトラツクｂ、記録面６のトラツクｃ、
記録面７トラツクｄの順序で、処理されるものと
する。
ダ上に配置された記録面４のトラツクａから順次
記録面５のトラツクｂ、記録面６のトラツクｃ、
記録面７トラツクｄの順序で、処理されるものと
する。
この場合、まず第５図ａのトラツク上のセクタ
をR0から順次１つ置きに読み書きし、Ｒo-2まで
読み書きが終つた所で、ヘツドを切り替え、次の
記録面に位置するトラツクｂのR0〜Ｒo-2まで読
み書きを行う。
をR0から順次１つ置きに読み書きし、Ｒo-2まで
読み書きが終つた所で、ヘツドを切り替え、次の
記録面に位置するトラツクｂのR0〜Ｒo-2まで読
み書きを行う。
そして、さらに第５図ｃのトラツク上のセクタ
を同様にヘツドを切り替え、トラツクｃのR0〜
Ｒo-2まで読み書きを行い、読み書きが終つた所
で、ヘツドを切り替え、次の記録面に位置するト
ラツクｄのR0〜Ｒo-2まで読み書きを行う。
を同様にヘツドを切り替え、トラツクｃのR0〜
Ｒo-2まで読み書きを行い、読み書きが終つた所
で、ヘツドを切り替え、次の記録面に位置するト
ラツクｄのR0〜Ｒo-2まで読み書きを行う。
このようにして各同一シリンダ上の各トラツク
について一つ置きにセクタを処理したあと、また
最初のトラツクａに戻り、最初に読み書きしなか
つた残りのセクタについてR1〜Ｒo-1まで一つ置
きに読み書きし、以降上記したのと同様に、ヘツ
ドを切り替えて順次一つ置きにセクタを読み書き
する。
について一つ置きにセクタを処理したあと、また
最初のトラツクａに戻り、最初に読み書きしなか
つた残りのセクタについてR1〜Ｒo-1まで一つ置
きに読み書きし、以降上記したのと同様に、ヘツ
ドを切り替えて順次一つ置きにセクタを読み書き
する。
このようにして、同一シリンダ上の各トラツク
上の各セクタを処理することにより、ヘツド切り
替え時点においても、必ずレコードが一つ飛びに
なるため、ヘツド切り替え時間のためにギヤツプ
Ｇを増やす必要がなく、また同一トラツク上に配
置されたセクタ数が偶数の場合、制御上セクタを
２つ飛びになることが極めて少なくなり、単位間
当たりのデータ転送量を増加することが出来る。
上の各セクタを処理することにより、ヘツド切り
替え時点においても、必ずレコードが一つ飛びに
なるため、ヘツド切り替え時間のためにギヤツプ
Ｇを増やす必要がなく、また同一トラツク上に配
置されたセクタ数が偶数の場合、制御上セクタを
２つ飛びになることが極めて少なくなり、単位間
当たりのデータ転送量を増加することが出来る。
第６図は、本発明によるアドレス割付け方法を
説明する図である。本発明においては、第６図ａ
に示す従来の割付方法を、見掛上第６図ｂに示す
ような割付け方法とするものである。
説明する図である。本発明においては、第６図ａ
に示す従来の割付方法を、見掛上第６図ｂに示す
ような割付け方法とするものである。
即ち、物理的には同一トラツクに存在する複数
個のレコードを、見掛上第６図ｂに示すように、
交互に隣接する別々のトラツクに配置されている
かのように上位制御装置より制御させるものであ
る。
個のレコードを、見掛上第６図ｂに示すように、
交互に隣接する別々のトラツクに配置されている
かのように上位制御装置より制御させるものであ
る。
このために、上位装置より与えられる指令は、
トラツク数を２倍とし、１つのトラツクに存在す
るレコード数を半分として指令を受け取るように
構成する。
トラツク数を２倍とし、１つのトラツクに存在す
るレコード数を半分として指令を受け取るように
構成する。
従つて、第６図ｂのＡは、例えばシリンダ・ア
ドレスCYL＝０、ヘツド・アドレスHD＝０で割
付けられ、第６図ｂのＢは、シリンダ・アドレス
CYL＝１、ヘツド・アドレスHD＝０で割付けら
れることになる。このように、実際にアクセスさ
れるアドレス（物理的アドレス）と仮想的に割付
けられたアドレス（論理的アドレス）とは異なつ
ているので、制御装置DPCにおいて変換する必
要がある。
ドレスCYL＝０、ヘツド・アドレスHD＝０で割
付けられ、第６図ｂのＢは、シリンダ・アドレス
CYL＝１、ヘツド・アドレスHD＝０で割付けら
れることになる。このように、実際にアクセスさ
れるアドレス（物理的アドレス）と仮想的に割付
けられたアドレス（論理的アドレス）とは異なつ
ているので、制御装置DPCにおいて変換する必
要がある。
いま、第７図に示すように、CPUから制御装
置DPCに対して、例えばシリンダ・アドレス
CYL１６２８、ヘツド・アドレスHD１およびセ
クタ・アドレスSEC３０を指示したとすれば、
これらは論理的アドレスであるから制御装置
DPCにおいて、シリンダ・アドレスCYLを1/2に
し、セクタ・アドレスSECを２倍にして物理的
アドレスで磁気デイスク装置DPUをアクセスす
る。
置DPCに対して、例えばシリンダ・アドレス
CYL１６２８、ヘツド・アドレスHD１およびセ
クタ・アドレスSEC３０を指示したとすれば、
これらは論理的アドレスであるから制御装置
DPCにおいて、シリンダ・アドレスCYLを1/2に
し、セクタ・アドレスSECを２倍にして物理的
アドレスで磁気デイスク装置DPUをアクセスす
る。
制御装置DPCにおける回路上の操作は、第８
図に示すように、CPUから指示されたシリン
ダ・アドレスCYLの最下位ビツトをセクタ・ア
ドレスSECの最下位ビツトとして移行した後、
ヘツド・アドレスHDとともにデイバスDPU側に
送出するれば良い。
図に示すように、CPUから指示されたシリン
ダ・アドレスCYLの最下位ビツトをセクタ・ア
ドレスSECの最下位ビツトとして移行した後、
ヘツド・アドレスHDとともにデイバスDPU側に
送出するれば良い。
従つて、制御装置DPC側のハードウエアの構
成は、第８図に示すビツトの移行のみのゲート回
路を設けることにより、極めて簡単に実現出来
る。
成は、第８図に示すビツトの移行のみのゲート回
路を設けることにより、極めて簡単に実現出来
る。
第９図は、制御装置DPCにおけるアドレス変
換回路の例である。
換回路の例である。
図において、８ビツト・レジスタを単位にして
回路が構成されており、ヘツド・アドレス・レジ
スタHD・REGは省略されている。
回路が構成されており、ヘツド・アドレス・レジ
スタHD・REGは省略されている。
第８図に示すように、シリンダ・アドレス
CYLが2048まである時には、11ビツト必要であ
るため、８ビツト・レジスタ２個を使用し、また
セクタ・アドレスSECが32まであるときには、
８ビツト・レジスタの５ビツトを使用する。
CYLが2048まである時には、11ビツト必要であ
るため、８ビツト・レジスタ２個を使用し、また
セクタ・アドレスSECが32まであるときには、
８ビツト・レジスタの５ビツトを使用する。
まず、８本のバスを２回用いて、シリンダ・ア
ドレスCYLをデイバス側に送出する。
ドレスCYLをデイバス側に送出する。
即ち、シリンダ・アドレス送出用タイミング信
号TMでナンドゲートを開き、シリンダ・レジス
タCYL・REGの０〜６ビツト目およびシリン
ダ・レジスタCYL・REGの７ビツト目の計８ビ
ツトを送出した後、シリンダ・レジスタCYL・
REGの５、６ビツト目を２回に送出する。これ
によつて、上位装置より得られたシリンダ・アド
レスCYLの11ビツトのうち最下位ビツト（シリ
ンダ・レジスタCYL・REGの７ビツト目）を除
いてシリンダ・アドレスCYLをデバイスDPU側
に送出する。
号TMでナンドゲートを開き、シリンダ・レジス
タCYL・REGの０〜６ビツト目およびシリン
ダ・レジスタCYL・REGの７ビツト目の計８ビ
ツトを送出した後、シリンダ・レジスタCYL・
REGの５、６ビツト目を２回に送出する。これ
によつて、上位装置より得られたシリンダ・アド
レスCYLの11ビツトのうち最下位ビツト（シリ
ンダ・レジスタCYL・REGの７ビツト目）を除
いてシリンダ・アドレスCYLをデバイスDPU側
に送出する。
次にセクタ・アドレスSECとして、シリン
ダ・アドレスのの最下位ビツトである７ビツト目
およびセクタ・レジスタSEC・REGの３〜７ビ
ツト目を、セクタ・アドレス送出用タイミング信
号TMに同期して、６本のバスを通し、デバイス
DPUに送出する。
ダ・アドレスのの最下位ビツトである７ビツト目
およびセクタ・レジスタSEC・REGの３〜７ビ
ツト目を、セクタ・アドレス送出用タイミング信
号TMに同期して、６本のバスを通し、デバイス
DPUに送出する。
このようにして、シリンダ・アドレス
CYL2048、セクタ・アドレスSEC32までの各論
理的アドレスは、制御装置DPCで、CYL1024，
SEC64までの各物理的アドレスに変換された
後、８本のバスを共用してデバイスDPU側に送
られる。
CYL2048、セクタ・アドレスSEC32までの各論
理的アドレスは、制御装置DPCで、CYL1024，
SEC64までの各物理的アドレスに変換された
後、８本のバスを共用してデバイスDPU側に送
られる。
以上説明したように、本発明によれば、同一ト
ラツク上のレコードを見掛け上２つのシリンダ・
アドレスに分割して、それぞれセクタ・アドレス
を論理的に割付けるので、各セクタを連続的に処
理する場合、殆んどの場合、レコードを一つ置き
に処理することが可能となり、制御が極めて簡単
であるとともに、単位時間当たりのデータ転送効
率を向上することが可能となる。
ラツク上のレコードを見掛け上２つのシリンダ・
アドレスに分割して、それぞれセクタ・アドレス
を論理的に割付けるので、各セクタを連続的に処
理する場合、殆んどの場合、レコードを一つ置き
に処理することが可能となり、制御が極めて簡単
であるとともに、単位時間当たりのデータ転送効
率を向上することが可能となる。
第１図、第２図は、従来のレコード・アドレス
の割付け方法を示す説明図、第３図は、第１図お
よび第２図の問題点を示す説明図、第４図は、本
発明に係る磁気デイスク装置の概要を示す説明
図、第５図は、本発明の磁気デイスクアクセス制
御方式の概念を示す説明図、第６図は、本発明の
一実施例を示すレコード・アドレスの割付け方法
の説明図、第７図は、本発明の一実施例を示すア
ドレス指定信号送受信の系統図、第８図は、本発
明の一実施例を示すアドレス変換の説明図、第９
図は、第８図のアドレス変換手段を有する制御装
置内の接続図を、それぞれ示す。 DPC：磁気デイスク制御装置、DPU：磁気デ
イスク装置、CYL：シリンダ・アドレス、HD：
ヘツド・アドレス、SEC：セクタ・アドレス、
AA：アドレス・エリア、DA：データ・エリ
ア、Ｓ：セクタ・マーク、Ｇ１，Ｇ２，Ｇ３：ギ
ヤツプ、１：回転軸、２：磁気デイスク円板、
３，４，５，６，７：磁気記録面。
の割付け方法を示す説明図、第３図は、第１図お
よび第２図の問題点を示す説明図、第４図は、本
発明に係る磁気デイスク装置の概要を示す説明
図、第５図は、本発明の磁気デイスクアクセス制
御方式の概念を示す説明図、第６図は、本発明の
一実施例を示すレコード・アドレスの割付け方法
の説明図、第７図は、本発明の一実施例を示すア
ドレス指定信号送受信の系統図、第８図は、本発
明の一実施例を示すアドレス変換の説明図、第９
図は、第８図のアドレス変換手段を有する制御装
置内の接続図を、それぞれ示す。 DPC：磁気デイスク制御装置、DPU：磁気デ
イスク装置、CYL：シリンダ・アドレス、HD：
ヘツド・アドレス、SEC：セクタ・アドレス、
AA：アドレス・エリア、DA：データ・エリ
ア、Ｓ：セクタ・マーク、Ｇ１，Ｇ２，Ｇ３：ギ
ヤツプ、１：回転軸、２：磁気デイスク円板、
３，４，５，６，７：磁気記録面。
Claims (1)
- 【特許請求の範囲】 １ それぞれ複数ビツトよりなるシリンダ・アド
レス、ヘツド・アドレス、およびセクタ・アドレ
スよりなるアドレス情報が上位装置より指示され
て複数のシリンダから１つのシリンダを選択すべ
く、磁気ヘツドを移動位置決めし、 該シリンダ上の複数のヘツドから１つのヘツド
を選択してトラツクを選択し、 該トラツク上にある偶数個よりなる複数セクタ
から少なくとも１つのセクタを選択してデータの
読み書きのためのアクセスを行うように構成し、 同一シリンダに対して順次、セクタ・アドレス
およびヘツド・アドレスを指定することにより磁
気ヘツドの移動を伴わずに同一シリンダ上の各ト
ラツクおよび該トラツク上の各セクタを順次連続
的に読み書きするように制御される磁気デイスク
装置のアクセス制御方式において、 上位装置に対して前記磁気デイスク装置の１つ
の物理シリンダに対して見掛け上、２つの論理的
シリンダ・アドレスを割付けるとともに、１つの
物理トラツク上に配置される偶数個の物理セク
タ・アドレスに対して見掛け上、半分の論理的セ
クタ・アドレスを割付け、 前記上位装置より指示された前記アドレス情報
のうち複数ビツトよりなる前記シリンダ・アドレ
ス情報の下位ビツトを前記複数ビツトよりなるセ
クタ・アドレスの最下位ビツトとして付加して、
前記磁気デイスク装置をアクセスすることによつ
て、 前記物理的に同一シリンダに配置された各トラ
ツク上の前記セクタを一つ置きに順次アクセスす
るとともに、ヘツド・アドレスを順次切替えて同
一シリンダ上の各セクタを一つ置きにアクセス
し、 その後に到来する前記上位装置よりの指示に基
づき磁気ヘツドを移動させずに該シリンダと物理
的に同一シリンダに配置された各トラツク上の残
りの前記セクタを一つ置きに順次アクセスすると
ともに、ヘツド・アドレスを順次切替えて物理的
に同一シリンダ上の残りの各セクタを一つ置きに
アクセスすることを特徴とする磁気デイスク装置
のアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13444476A JPS5358213A (en) | 1976-11-08 | 1976-11-08 | Address control system of magnetic disc apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13444476A JPS5358213A (en) | 1976-11-08 | 1976-11-08 | Address control system of magnetic disc apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5358213A JPS5358213A (en) | 1978-05-26 |
| JPS6132704B2 true JPS6132704B2 (ja) | 1986-07-29 |
Family
ID=15128486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13444476A Granted JPS5358213A (en) | 1976-11-08 | 1976-11-08 | Address control system of magnetic disc apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5358213A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4882811A (ja) * | 1972-02-04 | 1973-11-06 | ||
| JPS4933535A (ja) * | 1972-07-26 | 1974-03-28 | ||
| JPS519639A (ja) * | 1974-07-15 | 1976-01-26 | Tokyo Shibaura Electric Co | Sekutaadoresushiteihoshiki |
-
1976
- 1976-11-08 JP JP13444476A patent/JPS5358213A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5358213A (en) | 1978-05-26 |
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