JPS6132759B2 - - Google Patents
Info
- Publication number
- JPS6132759B2 JPS6132759B2 JP55170376A JP17037680A JPS6132759B2 JP S6132759 B2 JPS6132759 B2 JP S6132759B2 JP 55170376 A JP55170376 A JP 55170376A JP 17037680 A JP17037680 A JP 17037680A JP S6132759 B2 JPS6132759 B2 JP S6132759B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- clock
- ram
- memory
- pseudo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はRAM（Random Access Memory）等
のメモリ（以下RAMと称す）の試験方式に関す
る。
のメモリ（以下RAMと称す）の試験方式に関す
る。
近年、集積回路技術が向上してきたため１つの
回路群の中にいくつかのRAM群が存在してお
り、しかもこのRAM群は周辺をラツチ回路等の
論理回路で固められていてRAM群の入出力は直
接外部に表われていない。この場合のRAM群を
試験する方法として第１図に示すような方式が用
いられていた。
回路群の中にいくつかのRAM群が存在してお
り、しかもこのRAM群は周辺をラツチ回路等の
論理回路で固められていてRAM群の入出力は直
接外部に表われていない。この場合のRAM群を
試験する方法として第１図に示すような方式が用
いられていた。
RAM１、RAM２に関連するかたまりをそれぞ
れRAMブロツクBR１，BR２とし、試験の単位
はブロツク毎に行う。
れRAMブロツクBR１，BR２とし、試験の単位
はブロツク毎に行う。
この方式は図中のセレクターSELを回路群CG
中に挿入し、回路群CG外部からテストデータ及
びクロツクを入出力してRAMを試験するもので
あるがクロツクの関係によりSELの位置をRAM
に最寄りのラツチ回路を用いてかつその入力側に
設けなければならなかつた。（尚、ラツチ回路を
使用せずにいきなりSELを通してテストデータを
入力する方法があるが、スキユー等を考えた場
合、得策ではない。） これは以下に示す理由からである。
中に挿入し、回路群CG外部からテストデータ及
びクロツクを入出力してRAMを試験するもので
あるがクロツクの関係によりSELの位置をRAM
に最寄りのラツチ回路を用いてかつその入力側に
設けなければならなかつた。（尚、ラツチ回路を
使用せずにいきなりSELを通してテストデータを
入力する方法があるが、スキユー等を考えた場
合、得策ではない。） これは以下に示す理由からである。
テスト用クロツク（テストデータも同様）は
一般的に全ブロツクに対して共用される。（回
路群にとつてテスト用入出力ピンは最少なもの
ほど良い。） テスト用クロツクはRAMの特性が要求する
タイミングに合せるためにブロツク毎にその位
相を可変させるが、テストサイクル中は１発し
か出ないのが一般的である。
一般的に全ブロツクに対して共用される。（回
路群にとつてテスト用入出力ピンは最少なもの
ほど良い。） テスト用クロツクはRAMの特性が要求する
タイミングに合せるためにブロツク毎にその位
相を可変させるが、テストサイクル中は１発し
か出ないのが一般的である。
なお、上記での共用とはADDRESS、
WRITEDATAならWRITEDATAというように
RAMに対して１つの系統で共用されることであ
る。
WRITEDATAならWRITEDATAというように
RAMに対して１つの系統で共用されることであ
る。
従つてテスト用クロツクはADDRESS、
WRITEDATA READ−DATA、WE（ライトイ
ネイブル）、CS（チツプセレクト）等の５つがあ
りこれらが各ブロツクで共用される。
WRITEDATA READ−DATA、WE（ライトイ
ネイブル）、CS（チツプセレクト）等の５つがあ
りこれらが各ブロツクで共用される。
尚、図のＬ１〜Ｌ７はラツチ回路、Ｇ１，Ｇ２
は一般の論理ゲートである。
は一般の論理ゲートである。
しかしこの方式では、全てのブロツクに対して
該場所にセレクター等を挿入できる可能性は極め
て少ない。
該場所にセレクター等を挿入できる可能性は極め
て少ない。
これは金物的、時間的に余裕のない場合があげ
られる。従つてこれらの余裕を見越した都合の良
い場所にセレクター等を挿入したり、第１図の
RAMブロツクBR２にも例として示したように時
にはNORMAL時に外部回路とで入出力するピン
が存在していて、この部分を使用するならば
RAMに最寄りのラツチ回路の前段側には数段の
ラツチ回路が存在することになり、しかもブロツ
クによつてこの数が異なつてくる。このようにな
ると従来のクロツクではテストできないという欠
点がある。
られる。従つてこれらの余裕を見越した都合の良
い場所にセレクター等を挿入したり、第１図の
RAMブロツクBR２にも例として示したように時
にはNORMAL時に外部回路とで入出力するピン
が存在していて、この部分を使用するならば
RAMに最寄りのラツチ回路の前段側には数段の
ラツチ回路が存在することになり、しかもブロツ
クによつてこの数が異なつてくる。このようにな
ると従来のクロツクではテストできないという欠
点がある。
本発明の目的は従来のこのような欠点を解決し
簡単な構成により融通性に富んだ高度な試験が行
なえるメモリ試験方式を提供する。
簡単な構成により融通性に富んだ高度な試験が行
なえるメモリ試験方式を提供する。
本発明によれば、複数段のラツチ回路を介して
被試験メモリにテストデータを入力するメモリ試
験方式において、正規のテスト用クロツクに対し
てタイミングの異なる複数個の擬似クロツクを発
生し、被試験メモリに最も近いラツチ回路には前
記正規のテスト用クロツクを与え、他のラツチ回
路には前記擬似クロツクを与えることによつて上
記目的が達せられる。
被試験メモリにテストデータを入力するメモリ試
験方式において、正規のテスト用クロツクに対し
てタイミングの異なる複数個の擬似クロツクを発
生し、被試験メモリに最も近いラツチ回路には前
記正規のテスト用クロツクを与え、他のラツチ回
路には前記擬似クロツクを与えることによつて上
記目的が達せられる。
以下図面を用いて本発明を説明する。
第２図は本発明の一実施例を説明するためのブ
ロツク図で、第３図は第２図の各部の信号波形図
である。第２図においてL0，L1，L2はラツチ回
路、第３図のL0 OUT，L1 OUT，L2 OUTはそ
れぞれの出力波形で斜線部は有効部分を示す。本
発明では、従来テストサイクル中１発だつたクロ
ツク数をテストするブロツクが必要とするクロツ
ク数だけ発生してやる。
ロツク図で、第３図は第２図の各部の信号波形図
である。第２図においてL0，L1，L2はラツチ回
路、第３図のL0 OUT，L1 OUT，L2 OUTはそ
れぞれの出力波形で斜線部は有効部分を示す。本
発明では、従来テストサイクル中１発だつたクロ
ツク数をテストするブロツクが必要とするクロツ
ク数だけ発生してやる。
つまり第２図に示すようにRAMに最寄りのラ
ツチ回路L2のみに正規のクロツクＣが入力され
れば良いのであつて前段側のラツチ回路L0，L1
にはシフトレジスタ的に単にテストデータを転送
するだけで良い。ここで重要なことは第３図に示
すC0，C1は擬似クロツクであつてデータ転送の
際のレーシング等に注意するのみで位相的にも固
定な単なるパルスで良いことである。
ツチ回路L2のみに正規のクロツクＣが入力され
れば良いのであつて前段側のラツチ回路L0，L1
にはシフトレジスタ的に単にテストデータを転送
するだけで良い。ここで重要なことは第３図に示
すC0，C1は擬似クロツクであつてデータ転送の
際のレーシング等に注意するのみで位相的にも固
定な単なるパルスで良いことである。
正規クロツクＣはブロツクによつて必要なだけ
位相が可変することが必要である。
位相が可変することが必要である。
擬似クロツクは第２図でC0，C1で示したよう
に更にC3，C4………と固定的なタイミングを有
するパルスを用意しておきソフト的にブロツク毎
によつて擬似クロツクの出力をオン・オフするこ
とによつて任意の（固定的）に更に任意の個数の
擬似クロツクを発生することができる。
に更にC3，C4………と固定的なタイミングを有
するパルスを用意しておきソフト的にブロツク毎
によつて擬似クロツクの出力をオン・オフするこ
とによつて任意の（固定的）に更に任意の個数の
擬似クロツクを発生することができる。
第４図は擬似パルスを発生するための構成を示
すブロツク図で、第５図はそのタイミングチヤー
トである。本実施例ではC0〜C3の擬似クロツク
を発生する場合を示す。C0〜C3はそれぞれ位相
の異なつた固定的なタイミングであり、D0〜D3
はソフトから送られてくるコントロール信号であ
りDx＝“Ｈ”レベルでその擬似クロツクがOR結
合ORに出力される。
すブロツク図で、第５図はそのタイミングチヤー
トである。本実施例ではC0〜C3の擬似クロツク
を発生する場合を示す。C0〜C3はそれぞれ位相
の異なつた固定的なタイミングであり、D0〜D3
はソフトから送られてくるコントロール信号であ
りDx＝“Ｈ”レベルでその擬似クロツクがOR結
合ORに出力される。
Ｔはプログラマブルなタイミング発生器であつ
て直接ORに接続されている。
て直接ORに接続されている。
以上説明したように本発明によれば、次の効果
が得られる。
が得られる。
従来技術と異なりラツチ回路全段がテスト用
パスとなりうるためこれをも含めて試験が行な
われるため極めて高度な試験結果となる。
パスとなりうるためこれをも含めて試験が行な
われるため極めて高度な試験結果となる。
任意の場所にセレクター等を挿入できるので
試験回路を組み込むのに融通性に富む。
試験回路を組み込むのに融通性に富む。
クロツク発生側から見てもさほどの回路的な
増加はない。
増加はない。
第１図は従来方式を説明するための図、第２図
は本発明の一実施例を示す図、第３図は第２図の
各部の波形を示す図、第４図は本発明において擬
似クロツクを発生するための構成を示す図、第５
図は第４図におけるタイミングチヤートである。 RAM：メモリ、L1〜L7：ラツチ回路、Ｃ：正
規のテスト用クロツク、C0〜C3：擬似クロツ
ク。
は本発明の一実施例を示す図、第３図は第２図の
各部の波形を示す図、第４図は本発明において擬
似クロツクを発生するための構成を示す図、第５
図は第４図におけるタイミングチヤートである。 RAM：メモリ、L1〜L7：ラツチ回路、Ｃ：正
規のテスト用クロツク、C0〜C3：擬似クロツ
ク。
Claims (1)
- １ 複数段のラツチ回路を介して被試験メモリに
テストデータを入力するメモリ試験方式におい
て、正規のテスト用クロツクに対してタイミング
の異なる複数個の擬似クロツクを発生し、被試験
メモリに最も近いラツチ回路には前記正規のテス
ト用クロツクを与え、他のラツチ回路には前記擬
似クロツクを与えることを特徴とするメモリ試験
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170376A JPS5794997A (en) | 1980-12-03 | 1980-12-03 | Memory test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170376A JPS5794997A (en) | 1980-12-03 | 1980-12-03 | Memory test system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794997A JPS5794997A (en) | 1982-06-12 |
| JPS6132759B2 true JPS6132759B2 (ja) | 1986-07-29 |
Family
ID=15903785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170376A Granted JPS5794997A (en) | 1980-12-03 | 1980-12-03 | Memory test system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5794997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203548A (ja) * | 1989-12-27 | 1991-09-05 | Mitsubishi Electric Corp | 電動機 |
-
1980
- 1980-12-03 JP JP55170376A patent/JPS5794997A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203548A (ja) * | 1989-12-27 | 1991-09-05 | Mitsubishi Electric Corp | 電動機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794997A (en) | 1982-06-12 |
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