JPS6134794A - ダイナミツクメモリ装置 - Google Patents
ダイナミツクメモリ装置Info
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- JPS6134794A JPS6134794A JP15800284A JP15800284A JPS6134794A JP S6134794 A JPS6134794 A JP S6134794A JP 15800284 A JP15800284 A JP 15800284A JP 15800284 A JP15800284 A JP 15800284A JP S6134794 A JPS6134794 A JP S6134794A
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- cas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はダイナミックメモリ装置に関するものであって
、特にそのリフレッシュモードに関するものである。
、特にそのリフレッシュモードに関するものである。
［従来技術］
ダイナミックＲＡＭのメモリセルは、充電した電荷によ
って情報を保持しているので、その情報保持のために電
流を必要としない。したがって、ダイナミックＲＡＭは
スタティックＲＡＭに比べて非常に消費電力が少ないと
いう長所を有している。しかしながら、電荷は漏れ電流
によって徐々に失われるので、電荷が完全になくなる前
にリフレッシュ（再生）してやる必要がある。このリフ
レッシュ動作は読出動作を行なうことによって素子内で
自動的に行なわれ、通常この操作は行アドレスストロー
ブ信号ＲＡＳを基準として行なわれている。しかし、列
アドレスストローブ信号ＣＡＳを基準としてリフレッシ
ュするＣ Ａ Ｓ ｂｅｆｏｒｅＲＡＳリフレッシュ
モードも可能であり、そのようにリフレッシュし得るダ
イナミックＲＡＭも望まれるものである。
って情報を保持しているので、その情報保持のために電
流を必要としない。したがって、ダイナミックＲＡＭは
スタティックＲＡＭに比べて非常に消費電力が少ないと
いう長所を有している。しかしながら、電荷は漏れ電流
によって徐々に失われるので、電荷が完全になくなる前
にリフレッシュ（再生）してやる必要がある。このリフ
レッシュ動作は読出動作を行なうことによって素子内で
自動的に行なわれ、通常この操作は行アドレスストロー
ブ信号ＲＡＳを基準として行なわれている。しかし、列
アドレスストローブ信号ＣＡＳを基準としてリフレッシ
ュするＣ Ａ Ｓ ｂｅｆｏｒｅＲＡＳリフレッシュ
モードも可能であり、そのようにリフレッシュし得るダ
イナミックＲＡＭも望まれるものである。
以下にＣＡ Ｓ ｂｅｒｏｒｅ ＲＡ Ｓ ！ｊ
７ しｙ シュモードについて簡単に説明する。
７ しｙ シュモードについて簡単に説明する。
第１図はノーマルＣＡ Ｓ ｂｅｆｏｒｅ ＲＡ
３ リフレッシュにおける入出力波形を示している。外
部ら低レベル゛Ｌパにして次に外部ＲＡＳが低レベルに
なるとき、チップ内部のカウンタから供給される行アド
レスを取込んでリフレッシュが行なわれる。このとき、
データ出力のり。健はインピーダンス２が高く保たれて
いる。
３ リフレッシュにおける入出力波形を示している。外
部ら低レベル゛Ｌパにして次に外部ＲＡＳが低レベルに
なるとき、チップ内部のカウンタから供給される行アド
レスを取込んでリフレッシュが行なわれる。このとき、
データ出力のり。健はインピーダンス２が高く保たれて
いる。
第２図はヒドンＣＡ Ｓ ｂｅｆｏｒｅ ＲＡ Ｓ
リフ Ｌ／ ゛ッシュにおける入出力波形を示してい
る。最初のサイクルで外部ＲＡＳが立ち下がった後に外
部行アドレスが取込まれ、その後外部ＣＡＳが立ち下が
った後に外部列アドレスを取込む。そして、アクセス時
間の後にそのアドレスのデータ出力がＯＯＵτとして現
われる。この後に外部ＲＡＳが立ち上がっても外部ＣＡ
Ｓが立ち上がらない限り出力がそのまま保たれ、再び外
部ＲＡＳが立ち下がれば内部のカウンタで供給される行
アドレスを取込んでリフレッシュが行なわれる。この場
合、既に外部ＣＡＳが１サイクル前に立ち下がっている
ので、えられる。
リフ Ｌ／ ゛ッシュにおける入出力波形を示してい
る。最初のサイクルで外部ＲＡＳが立ち下がった後に外
部行アドレスが取込まれ、その後外部ＣＡＳが立ち下が
った後に外部列アドレスを取込む。そして、アクセス時
間の後にそのアドレスのデータ出力がＯＯＵτとして現
われる。この後に外部ＲＡＳが立ち上がっても外部ＣＡ
Ｓが立ち上がらない限り出力がそのまま保たれ、再び外
部ＲＡＳが立ち下がれば内部のカウンタで供給される行
アドレスを取込んでリフレッシュが行なわれる。この場
合、既に外部ＣＡＳが１サイクル前に立ち下がっている
ので、えられる。
本発明は、上記のようなノーマルＣＡ Ｓ ｂｅｆ。
ＲＡＳリフレッシュを実現するための回路構成をｆ供す
ることを目的と１ノでいる。 □［発明のＷ４要］ 本発明の特徴は、メモリ行列と、外部ＲＡＳ信信号に応
答してリセットされるＣＡＳ信号を送出するＣＡＳバッ
ファ回路と、外部アドレス信号を受取って行アドレス信
号ＲＡまたは列アドレス信号ＣＡを送出するアドレスバ
ッファ回路と前記ＲＡｓ信号と前記ＲＡ倍信号受取って
センスを行なうセンス制御回路と前記ＣＡ倍信号受取っ
て前記ＣＡｓ信号に応答してアドレス情報を出力する出
力制御回路を備えたダイナミックメモリ装置において、
前記ＲＡＳ信号と前記外部ＣＡｓ信号とに応答して前記
ＣＡＳバッファ回路の出力を制御するＲＥＦ信号を発生
する手段と、前記センス制御回路が発生する行アドレス
選択完了信号ＲＸと前記ＲＥＦ信号とに応答して内部カ
ウンタの状態をディクリメントまたはインクリメントす
る内部カウンタ回路と、前記ＲＥＦ信号に応答して前記
内部カウンタからのアドレス信号または前記外部アドレ
ス信号のいずれか一方を選択的に出力して前記アドレス
バッファ回路に与えるアドレス選択回路を備えたことを
特徴とする。
ることを目的と１ノでいる。 □［発明のＷ４要］ 本発明の特徴は、メモリ行列と、外部ＲＡＳ信信号に応
答してリセットされるＣＡＳ信号を送出するＣＡＳバッ
ファ回路と、外部アドレス信号を受取って行アドレス信
号ＲＡまたは列アドレス信号ＣＡを送出するアドレスバ
ッファ回路と前記ＲＡｓ信号と前記ＲＡ倍信号受取って
センスを行なうセンス制御回路と前記ＣＡ倍信号受取っ
て前記ＣＡｓ信号に応答してアドレス情報を出力する出
力制御回路を備えたダイナミックメモリ装置において、
前記ＲＡＳ信号と前記外部ＣＡｓ信号とに応答して前記
ＣＡＳバッファ回路の出力を制御するＲＥＦ信号を発生
する手段と、前記センス制御回路が発生する行アドレス
選択完了信号ＲＸと前記ＲＥＦ信号とに応答して内部カ
ウンタの状態をディクリメントまたはインクリメントす
る内部カウンタ回路と、前記ＲＥＦ信号に応答して前記
内部カウンタからのアドレス信号または前記外部アドレ
ス信号のいずれか一方を選択的に出力して前記アドレス
バッファ回路に与えるアドレス選択回路を備えたことを
特徴とする。
［発明の実施例１
第３図は本発明の一実施例の回路構成を示すブロック図
である。このうち、従来から用いられていて、ダイナミ
ックＲＡＭ本来の機能を果たす回路構成部分をまず説明
する。ＲＡＳバッファ回路１は外部ＲＡＳ信号に同期し
た同相信号ＲＡＳ（またはその反転信号であるＲＡＳ）
を発生してセンス制御回路２へ与える。センス制御回路
２はさらにアドレスバッフ１回路５から行アドレスＲＡ
を受取ってセンス（リフレッシュ）を行なう。
である。このうち、従来から用いられていて、ダイナミ
ックＲＡＭ本来の機能を果たす回路構成部分をまず説明
する。ＲＡＳバッファ回路１は外部ＲＡＳ信号に同期し
た同相信号ＲＡＳ（またはその反転信号であるＲＡＳ）
を発生してセンス制御回路２へ与える。センス制御回路
２はさらにアドレスバッフ１回路５から行アドレスＲＡ
を受取ってセンス（リフレッシュ）を行なう。
ＣＡＳバッフ７回路３は、外部ＣＡｓ信号に同期した同
相信号ＣＡＳ （またはその反転信号であるＣＡＳ＞を
発生し、このＣＡｓ信号（またはＣＡｓ信号）はＲＡＳ
信号の高レベル（またはＲＡＳ信号の低レベル）でリセ
ットされる。出力制御回路４はこのＣＡｓ信号（または
ＣＡｓ信号）を受取るとともにアドレスバッファ５から
列アドレスＣＡを受取ってそのアドレスの情報を出力す
る。
相信号ＣＡＳ （またはその反転信号であるＣＡＳ＞を
発生し、このＣＡｓ信号（またはＣＡｓ信号）はＲＡＳ
信号の高レベル（またはＲＡＳ信号の低レベル）でリセ
ットされる。出力制御回路４はこのＣＡｓ信号（または
ＣＡｓ信号）を受取るとともにアドレスバッファ５から
列アドレスＣＡを受取ってそのアドレスの情報を出力す
る。
次に、本発明によるＣＡＳ ｂｅｆｏｒｅ ＲＡＳ
ＩＪフレッシュの機能を果たす回路構成部分を説明する
。ＲＡＳＲ回路１００はＲＡＳ信号の立ち上がり（また
はＲＡＳ信号の立ち下がり）を検出して高レベルとなっ
て所定時間後に再び低レベルとなるパルス信号ＲＡＳＲ
（またはその反転信号であるＲＡ８Ｒ）を発生する。Ｃ
ＡＳＥ回路２００は外部ＣＡｓ信号にのみ同期した同相
信号ＣＡＳＥ（またその反転信号であるＣＡＳＥ）を発
生する場合と、外部ＣＡｓ信号のみならずＲＡＳＲ信号
（またはＲＡ８Ｒ信号）にも同期した信号ＣＡＳＥ（ま
たはその反転信号であるＣＡＳＥ）を発生する場合のい
ずれかに設定して用いるために切換可能なスイッチを備
えており、このスイッチの選択はＩＣプロセスの最終工
程であるアルミニ程マスクで行なわれる。ＲＥＦ回路３
００はＲＡＳ信号が高レベル（またはＲＡＳ信号が低レ
ベル）にあるときにＣＡＳＥ信号が高レベルから低レベ
ル（またはｃＡｓｆ信号が低レベルから高レベル）にな
るのを検出して低レベルから高レベルになる内部リフレ
ッシュ信号ＲＥＦ （またはその反転信号ＲＥＦ）を発
生し、このＲＥＦ信号（またはＲＥＦ信号）はＣＡＳＥ
信号が高レベル（またはＣＡｓ信号が低レベル）、にな
れば低レベル（または高レベル）となる。内部カウンタ
回路４００はセンス制御回路２から行アドレス選択完了
信号であるＲＸ信号を受取る。この内部カウンタ回路４
０ＯはＲＥＦ信号が高レベル（またはＲＥＦ信号が低レ
ベル）のときにＲＸ信号が高レベルになるのを検出して
その内部カウンタの出力Ｑをディクリメントまたはイン
クリメントする。アドレス選択回路５００はＲＥＦ信号
が低レベル（またはＲＥＦ信号が高レベル）のときには
外部アドレス信号を選択し、ＲＥＦ信号が高レベル（ま
たはＲＥＦ信号が低レベル）のときには内部カウンタ回
路４００からの出力Ｑをアドレスバッファ回路５へ送る
。
ＩＪフレッシュの機能を果たす回路構成部分を説明する
。ＲＡＳＲ回路１００はＲＡＳ信号の立ち上がり（また
はＲＡＳ信号の立ち下がり）を検出して高レベルとなっ
て所定時間後に再び低レベルとなるパルス信号ＲＡＳＲ
（またはその反転信号であるＲＡ８Ｒ）を発生する。Ｃ
ＡＳＥ回路２００は外部ＣＡｓ信号にのみ同期した同相
信号ＣＡＳＥ（またその反転信号であるＣＡＳＥ）を発
生する場合と、外部ＣＡｓ信号のみならずＲＡＳＲ信号
（またはＲＡ８Ｒ信号）にも同期した信号ＣＡＳＥ（ま
たはその反転信号であるＣＡＳＥ）を発生する場合のい
ずれかに設定して用いるために切換可能なスイッチを備
えており、このスイッチの選択はＩＣプロセスの最終工
程であるアルミニ程マスクで行なわれる。ＲＥＦ回路３
００はＲＡＳ信号が高レベル（またはＲＡＳ信号が低レ
ベル）にあるときにＣＡＳＥ信号が高レベルから低レベ
ル（またはｃＡｓｆ信号が低レベルから高レベル）にな
るのを検出して低レベルから高レベルになる内部リフレ
ッシュ信号ＲＥＦ （またはその反転信号ＲＥＦ）を発
生し、このＲＥＦ信号（またはＲＥＦ信号）はＣＡＳＥ
信号が高レベル（またはＣＡｓ信号が低レベル）、にな
れば低レベル（または高レベル）となる。内部カウンタ
回路４００はセンス制御回路２から行アドレス選択完了
信号であるＲＸ信号を受取る。この内部カウンタ回路４
０ＯはＲＥＦ信号が高レベル（またはＲＥＦ信号が低レ
ベル）のときにＲＸ信号が高レベルになるのを検出して
その内部カウンタの出力Ｑをディクリメントまたはイン
クリメントする。アドレス選択回路５００はＲＥＦ信号
が低レベル（またはＲＥＦ信号が高レベル）のときには
外部アドレス信号を選択し、ＲＥＦ信号が高レベル（ま
たはＲＥＦ信号が低レベル）のときには内部カウンタ回
路４００からの出力Ｑをアドレスバッファ回路５へ送る
。
以上のように構成された装置において、まずダイナミッ
クＲＡＭ本来の動作を簡単に説明する。
クＲＡＭ本来の動作を簡単に説明する。
外部ＲＡＳ信号が立ち下がると、これに同期した信号Ｒ
ＡＳによってセンス制御回路２に伝わる。
ＡＳによってセンス制御回路２に伝わる。
このとき同時に、アドレスバッファ回路５を介して外部
行アドレスＲＡが送られており、そのアドレスに対応し
たＸアドレスすべてのセンス（リフレッシュ）が行なわ
れる。この後に外部ＣＡｓ信号が高レベルに保持されて
いれば、ＣＡＳバッファ回路３において、ＣＡｓ信号が
高レベルに保持されるので出力制御回路４は動作しなく
てその出力り。叶は高インピーダンス状態を保つ。しか
し、この後に外部ＣＡＳ信号が立ち下がれば、これと同
期した信号ＣＡＳとアドレスバッファ回路５がらの外部
列アドレスＯＡが出力制御回路に伝わり、前にセンスし
た中からそのアドレスに対応するＹアドレスの信号をＤ
ｏ、Ａ↑に出力する。その俵に外部ＲＡＳ信号が立ち上
がればスタンバイ状態となるので、ＣＡＳバッファ回路
においてＲＡＳ信号が入力されてＣＡＳ信号を強制的に
高レベルにするが、Ｄｏｕｌを高インピーダンス状態に
戻すのは出力制御回路４に直接入力されている外部ＣＡ
Ｓ信号であるので、外部ＣＡＳ信号が低レベルの間はＤ
ｏ、、４↑がそのままの状態に保持される。
行アドレスＲＡが送られており、そのアドレスに対応し
たＸアドレスすべてのセンス（リフレッシュ）が行なわ
れる。この後に外部ＣＡｓ信号が高レベルに保持されて
いれば、ＣＡＳバッファ回路３において、ＣＡｓ信号が
高レベルに保持されるので出力制御回路４は動作しなく
てその出力り。叶は高インピーダンス状態を保つ。しか
し、この後に外部ＣＡＳ信号が立ち下がれば、これと同
期した信号ＣＡＳとアドレスバッファ回路５がらの外部
列アドレスＯＡが出力制御回路に伝わり、前にセンスし
た中からそのアドレスに対応するＹアドレスの信号をＤ
ｏ、Ａ↑に出力する。その俵に外部ＲＡＳ信号が立ち上
がればスタンバイ状態となるので、ＣＡＳバッファ回路
においてＲＡＳ信号が入力されてＣＡＳ信号を強制的に
高レベルにするが、Ｄｏｕｌを高インピーダンス状態に
戻すのは出力制御回路４に直接入力されている外部ＣＡ
Ｓ信号であるので、外部ＣＡＳ信号が低レベルの間はＤ
ｏ、、４↑がそのままの状態に保持される。
次に、本発明によるＣ Ａ Ｓ ｂｅｆｏｒｅ Ｒ
Ａ Ｓ リフレッシュの動作原理について説明するが、
まずノーマルＣＡＳ ｂｅｆｏｒｅ ＲＡＳす７Ｌ
’ツシユに：ついて述べる。
Ａ Ｓ リフレッシュの動作原理について説明するが、
まずノーマルＣＡＳ ｂｅｆｏｒｅ ＲＡＳす７Ｌ
’ツシユに：ついて述べる。
第４図はノーマルＣＡ Ｓ ｂｅｆｏｒｅ ＲＡ
Ｓ ！Ｊ ７レツシユモードの主な信号の波形を示して
いる。
Ｓ ！Ｊ ７レツシユモードの主な信号の波形を示して
いる。
図中の破線はＣＡＳＥ回路２００の出力ＣＡＳＥを外部
ＣＡＳ信号にのみ同期するようにスイッチを選んだ場合
に相当しているが、そのＣＡＳＥ信号が外部ＣＡＳ信号
のみならずＲＡＳＲ信号にも同期する場合についてまず
説明する。
ＣＡＳ信号にのみ同期するようにスイッチを選んだ場合
に相当しているが、そのＣＡＳＥ信号が外部ＣＡＳ信号
のみならずＲＡＳＲ信号にも同期する場合についてまず
説明する。
外部ＲＡＳ信号より先に外部ＣＡＳ信号が立ち下がれば
、まずＣＡＳＥ回路２００において外部σＡｓ信号に同
期してＣＡＳＥ信号が低レベルＩＩ Ｌ”となる。この
とき、ＲＥＦ回路３００において、ＲＡＳ信号が＾レベ
ル゛Ｈ″であってσＸ５Ｅ信号が低レベルになるのを検
出して、内部リフレッシュ信号であるＲＥＦ信号を高レ
ベルにする。このＲＥＦ信号はＣＡＳバッファ回路３に
入力されて、外部ＲＡＳ信号が低レベルになった後もＣ
ＡＳ信号が低レベルになることを禁止する。
、まずＣＡＳＥ回路２００において外部σＡｓ信号に同
期してＣＡＳＥ信号が低レベルＩＩ Ｌ”となる。この
とき、ＲＥＦ回路３００において、ＲＡＳ信号が＾レベ
ル゛Ｈ″であってσＸ５Ｅ信号が低レベルになるのを検
出して、内部リフレッシュ信号であるＲＥＦ信号を高レ
ベルにする。このＲＥＦ信号はＣＡＳバッファ回路３に
入力されて、外部ＲＡＳ信号が低レベルになった後もＣ
ＡＳ信号が低レベルになることを禁止する。
このため、出力制御回路４のデータ出力り。１．Ｉヤは
以前からの状態である高インピーダンス状態を保持する
。さらに、ＲＥＦ信号はアドレス選択回路５００にも入
力され、それによってアドレス選択回路５００は外部ア
ドレスの入力を禁止して内部カウンタ回路４００からの
出力Ｑをアドレスバッファ回路５へ送る。この後に外部
ＲＡＳ信号が立ち下がれば、ＲＡＳ信号がそれに同期し
て低レベルになる。このとぎ、行アドレスＲＡとしてカ
ウンタ回路からの出力Ｑがセンス制御回路２へ送られて
、そのセンス制御回路は行アドレス選択完了信号ＲＸを
高レベルにするとともにリフレッシュを行なう。さらに
、このとき内部カウンタ回路４００ではＲＥＦ信号が高
レベルであってＲＸ信号が高レベルになったのを検出し
てカウンタを１個ディクリメント（またはインクリメン
ト）する。さらに、この後に外部ＲＡＳ信号が立ち上が
れば、ＲＡＳ信号が高レベルとなってＲＸ信号もリセッ
トされる。そして、ＲＡＳＲ回路１００において図のよ
うなパルス信号ＲＡＳＲが発生ずる。さらに、ＣＡＳＥ
信号はＲＡＳＲ信号にも同期するので同様なパルス波形
となる。一方、ＲＥＦ信号は、ＣＡＳＥ信号が高レベル
のときに低レベルとなってリセットされるが、ＲＡＳ信
号が高レベルの状Ｆ信号も高レベルに復帰する。この後
に外部ＲＡＳ信号が立ち下がって、前にディクリメント
シた内部カウンタの出力Ｑが行アドレスとして選択され
てリフレッシュが同様に行なわれる。そして、目的とす
るリフレッシュが終了すれば外部ＣＡＳ信号を立ち上げ
ることによってＣＡＳＥ信号が高レベルになってＲＥＦ
信号が低レベルとなり、このリフレッシュモードを抜は
出せることが容易にわかる。
以前からの状態である高インピーダンス状態を保持する
。さらに、ＲＥＦ信号はアドレス選択回路５００にも入
力され、それによってアドレス選択回路５００は外部ア
ドレスの入力を禁止して内部カウンタ回路４００からの
出力Ｑをアドレスバッファ回路５へ送る。この後に外部
ＲＡＳ信号が立ち下がれば、ＲＡＳ信号がそれに同期し
て低レベルになる。このとぎ、行アドレスＲＡとしてカ
ウンタ回路からの出力Ｑがセンス制御回路２へ送られて
、そのセンス制御回路は行アドレス選択完了信号ＲＸを
高レベルにするとともにリフレッシュを行なう。さらに
、このとき内部カウンタ回路４００ではＲＥＦ信号が高
レベルであってＲＸ信号が高レベルになったのを検出し
てカウンタを１個ディクリメント（またはインクリメン
ト）する。さらに、この後に外部ＲＡＳ信号が立ち上が
れば、ＲＡＳ信号が高レベルとなってＲＸ信号もリセッ
トされる。そして、ＲＡＳＲ回路１００において図のよ
うなパルス信号ＲＡＳＲが発生ずる。さらに、ＣＡＳＥ
信号はＲＡＳＲ信号にも同期するので同様なパルス波形
となる。一方、ＲＥＦ信号は、ＣＡＳＥ信号が高レベル
のときに低レベルとなってリセットされるが、ＲＡＳ信
号が高レベルの状Ｆ信号も高レベルに復帰する。この後
に外部ＲＡＳ信号が立ち下がって、前にディクリメント
シた内部カウンタの出力Ｑが行アドレスとして選択され
てリフレッシュが同様に行なわれる。そして、目的とす
るリフレッシュが終了すれば外部ＣＡＳ信号を立ち上げ
ることによってＣＡＳＥ信号が高レベルになってＲＥＦ
信号が低レベルとなり、このリフレッシュモードを抜は
出せることが容易にわかる。
ところで、ＣＡＳＥ信号を外部ＣＡＳ信号にのみ同期さ
せる場合においても、第４図の破線で示すように、リフ
レッシュ期間中はＲＥＦ信号が常に高レベルに保たれる
ので内部カウンタのアドレスによるリフレッシュが可能
である。すなわち、本発明によれば、ＣＡＳＥ信号を外
部ＣＡ Ｓ信号にのみ同期させるようにしても、または
外部ＣＡぎ信号のみならずＲＡＳＲ信号にも同期させる
ようにしても、いずれの場合にもノーマルＣＡＳｂｅｆ
ｏｒｅ ＲＡ Ｓリフレッシュが可能であることがわ
かる。
せる場合においても、第４図の破線で示すように、リフ
レッシュ期間中はＲＥＦ信号が常に高レベルに保たれる
ので内部カウンタのアドレスによるリフレッシュが可能
である。すなわち、本発明によれば、ＣＡＳＥ信号を外
部ＣＡ Ｓ信号にのみ同期させるようにしても、または
外部ＣＡぎ信号のみならずＲＡＳＲ信号にも同期させる
ようにしても、いずれの場合にもノーマルＣＡＳｂｅｆ
ｏｒｅ ＲＡ Ｓリフレッシュが可能であることがわ
かる。
次に、ヒドンＣＡ Ｓ ｂｅｆｏｒｅ ＲＡ Ｓ
！Ｊ ７１．ｔ ｙシュの動作原理について説明する。
！Ｊ ７１．ｔ ｙシュの動作原理について説明する。
後で述べるように、このモードはＣＡＳＥ信号を外部Ｃ
Ａ Ｓ （ｉ号と？ Ａ Ｓ Ｒ信号に同期するように
した場合にのみ可能であるので、それを前提として述べ
る。
Ａ Ｓ （ｉ号と？ Ａ Ｓ Ｒ信号に同期するように
した場合にのみ可能であるので、それを前提として述べ
る。
第５図はこのモードの主な信号の波形を示している。ま
ず外部ＲＡＳ信号が立ち下かり、それに同期してＲＡＳ
信号が低レベルになる。このとき、外部ＣＡＳ信号は高
レベルであるのでＣＡＳＥ信号も高レベルである。（〕
たがって、ＲＥト信号は低レベルであるので行アドレス
ＲＡには外部アドレスが取込まれ、℃ンス制御回路２に
よって行アドレス選択冗了信号が高レベルにされるとと
もにセンス（リフレッシュ）が行なわれる。この場合、
ＲＥＦ信号は低レベルであるので、内部カウンタ回路４
００のディクリメントは置きない。すなれち、ノーマル
リードライト中に内部カウンタのアドレスが不連続にな
ることはあり得ない。この俊に外部ＣＡＳ信号が立ち下
がり、これに同期してしへｂヒ１５号７７１覚レベルと
なるか、べＡ５信号か低レベルであるのでＲＥＦ信号は
やはり低レベルである。したがって、ＣＡＳＥ信号が低
レベルになるのと同時にＣＡＳ信号も低レベルとなり、
それが出力制御回路４に送られる。このとき、列アドレ
スＯＡにはやはり外部アドレスが取込まれて、そのアド
レスのセンス情報を出力Ｄ ｏＬＩｔに出力する。
ず外部ＲＡＳ信号が立ち下かり、それに同期してＲＡＳ
信号が低レベルになる。このとき、外部ＣＡＳ信号は高
レベルであるのでＣＡＳＥ信号も高レベルである。（〕
たがって、ＲＥト信号は低レベルであるので行アドレス
ＲＡには外部アドレスが取込まれ、℃ンス制御回路２に
よって行アドレス選択冗了信号が高レベルにされるとと
もにセンス（リフレッシュ）が行なわれる。この場合、
ＲＥＦ信号は低レベルであるので、内部カウンタ回路４
００のディクリメントは置きない。すなれち、ノーマル
リードライト中に内部カウンタのアドレスが不連続にな
ることはあり得ない。この俊に外部ＣＡＳ信号が立ち下
がり、これに同期してしへｂヒ１５号７７１覚レベルと
なるか、べＡ５信号か低レベルであるのでＲＥＦ信号は
やはり低レベルである。したがって、ＣＡＳＥ信号が低
レベルになるのと同時にＣＡＳ信号も低レベルとなり、
それが出力制御回路４に送られる。このとき、列アドレ
スＯＡにはやはり外部アドレスが取込まれて、そのアド
レスのセンス情報を出力Ｄ ｏＬＩｔに出力する。
この後に外部ＲＡＳ信号が立ち上がるとＲＡＳ信号が高
レベルとなってＲＸ信号が低レベルになる。
レベルとなってＲＸ信号が低レベルになる。
そして、スタンバイ状態であるのでＣＡＳ信号もリセッ
トされるが、Ｄｏｕｒを高インピーダンス状態に戻すの
は外部ＣＡＳ信号であるので、ＤＯｕ、↑はそのままの
状態で保持される。一方、ＲＡＳＲ信号は図のようなパ
ルス波形になり、ＣＡＳＥ信号はＲＡＳＲ信号にも同期
するので同様なパルス波形となる。この場合、ＣＡＳＥ
信号が瞬間的に高レベルとなって次に低レベルとなると
きにＲＡＳ信号は高レベルであるので、内部リフレッシ
ュ信号であるＲＥＦ信号が高レベルとなる。ＲＥＦ信号
が高レベルになれば、ＣＡＳバッファ回路３にお信号が
低レベルになるのを禁止されるので、出力Ｄｏ１．ｌｔ
はそのままの状態で保持される。これ以後の動作は第４
図の場合と同一であって、リフレッシュが可能であるこ
とは言うまでもない。
トされるが、Ｄｏｕｒを高インピーダンス状態に戻すの
は外部ＣＡＳ信号であるので、ＤＯｕ、↑はそのままの
状態で保持される。一方、ＲＡＳＲ信号は図のようなパ
ルス波形になり、ＣＡＳＥ信号はＲＡＳＲ信号にも同期
するので同様なパルス波形となる。この場合、ＣＡＳＥ
信号が瞬間的に高レベルとなって次に低レベルとなると
きにＲＡＳ信号は高レベルであるので、内部リフレッシ
ュ信号であるＲＥＦ信号が高レベルとなる。ＲＥＦ信号
が高レベルになれば、ＣＡＳバッファ回路３にお信号が
低レベルになるのを禁止されるので、出力Ｄｏ１．ｌｔ
はそのままの状態で保持される。これ以後の動作は第４
図の場合と同一であって、リフレッシュが可能であるこ
とは言うまでもない。
ところで、もしＣＡＳＥ信号が外部ＣＡＳ信号にのみ同
期するようにすれば、ヒドンＣＡＳ ｂｅｆｏｒｅ
ＲＡ ＳリフレッシュモードにおいてＲＥＦ信号が高
レベルになることはあり得ないので内部カウンタによる
リフレッシュは不可能である。すなわち、ＣＡＳＥ信号
が外部ＣＡＳ信号のみならずＲＡＳＲ信号にも同期する
場合においてのみヒドンＣＡ Ｓ ｂｅｆｏｒｅ
ＲＡ・Ｓリフレッシュが可能であることがわかる。
期するようにすれば、ヒドンＣＡＳ ｂｅｆｏｒｅ
ＲＡ ＳリフレッシュモードにおいてＲＥＦ信号が高
レベルになることはあり得ないので内部カウンタによる
リフレッシュは不可能である。すなわち、ＣＡＳＥ信号
が外部ＣＡＳ信号のみならずＲＡＳＲ信号にも同期する
場合においてのみヒドンＣＡ Ｓ ｂｅｆｏｒｅ
ＲＡ・Ｓリフレッシュが可能であることがわかる。
以下に、本発明の一実施例である第３図のブロック図に
おける主要な構成ブロックの具体的−例を示して説明す
る。
おける主要な構成ブロックの具体的−例を示して説明す
る。
第６図はＲＡＳＲ回路１００の一例を示している。図に
おいて、１０１ないし１０４はＭＯＳ トランジスタで
あって、１０５は遅延回路である。
おいて、１０１ないし１０４はＭＯＳ トランジスタで
あって、１０５は遅延回路である。
この回路の動作を第７図の波形図を参照して説明する。
ＲＡＳ信号が高レベルであってその反転されたＲＡＳ信
号が低レベルの間は、トランジスタ１０３と１０４がオ
ン状態であって１０１と１０２がオフ状態であるので、
ＲＡＳＲ信号は低レベルである。ＲＡＳ信号が低レベル
となってＲＡＳ信号が高レベルになれば、トランジスタ
１ｏ１と１０２がオン状態となってトランジスタ１０３
と１０４がオフ状態となるが、ＲＡＳ信号が低レベルで
あるのでＲＡＳＲ信号も低レベルである。次に、ＲＡＳ
信号が高レベルになってＲＡＳ信号が低レベルになれば
、ＲＡＳＲ端子はトランジスタ１０２を介して高レベル
に充電される。しかし、ＲＡＳ信号は遅延回路１０５を
介してトランジスタ１０３と１０４をオン状態にしよう
とするので、ＲＡＳＲ端子の高レベルはその遅延時間だ
け経た後に放電されて低レベルとなる。以上の構成によ
って、ＲＡＳ信号の立ち上がりを検出して高レベルとな
るパルス信号ＲＡＳＲを実現することができる。
号が低レベルの間は、トランジスタ１０３と１０４がオ
ン状態であって１０１と１０２がオフ状態であるので、
ＲＡＳＲ信号は低レベルである。ＲＡＳ信号が低レベル
となってＲＡＳ信号が高レベルになれば、トランジスタ
１ｏ１と１０２がオン状態となってトランジスタ１０３
と１０４がオフ状態となるが、ＲＡＳ信号が低レベルで
あるのでＲＡＳＲ信号も低レベルである。次に、ＲＡＳ
信号が高レベルになってＲＡＳ信号が低レベルになれば
、ＲＡＳＲ端子はトランジスタ１０２を介して高レベル
に充電される。しかし、ＲＡＳ信号は遅延回路１０５を
介してトランジスタ１０３と１０４をオン状態にしよう
とするので、ＲＡＳＲ端子の高レベルはその遅延時間だ
け経た後に放電されて低レベルとなる。以上の構成によ
って、ＲＡＳ信号の立ち上がりを検出して高レベルとな
るパルス信号ＲＡＳＲを実現することができる。
第８図はＣＡＳＥ回路２００の一例を示してぃる。図に
おいて、２０１ないし２０４はＭＯＳトランジスタ、２
０５はＭＯ８容量、２０６はインバータ回路、ＳＷは切
換スイッチ、ＧＮＤはアースを示す。通常、トランジス
タ２０２のオン抵抗はトランジスタ２０３と２０４の１
０倍以上に設定する。この回路の動作原理を第９図の波
形図を参照して説明する。なお第９図中の破線はスイッ
チＳＷをアースＧＮＤにした場合である。
おいて、２０１ないし２０４はＭＯＳトランジスタ、２
０５はＭＯ８容量、２０６はインバータ回路、ＳＷは切
換スイッチ、ＧＮＤはアースを示す。通常、トランジス
タ２０２のオン抵抗はトランジスタ２０３と２０４の１
０倍以上に設定する。この回路の動作原理を第９図の波
形図を参照して説明する。なお第９図中の破線はスイッ
チＳＷをアースＧＮＤにした場合である。
まずスイッチＳＷ＠ＲＡＳＲに接続した場合から説明す
る。外部ＣＡＳ信号が高レベルの間はトランジスタ２０
３がオン状態であってトランジスタ２０１と２０２もオ
ン状態であるが、トランジスタ２０２のオン抵抗はトラ
ンジスタ２０３よりも１０倍以上大きいためにＣＡＳＥ
端子には低レベルが現われてＣＡＳＥ端子にはその反転
の高レベルが現われる。次に、外部ＣＡ８信号が立ち下
がると、トランジスタ２０３はオフ状態となるので、Ｃ
ＡＳＥ端子には容量２０５の効果によって電源レベルの
高レベルが現われて、逆にＣＡＳＥ信、号は低レベルと
なる。さらに、この後にＲＡＳＲパルス信号が立ち上が
ればトランジスタ２０４がオン状態となり、トランジス
タ２０２のオン抵抗はトランジスタ２０４の１０倍以上
大きいので、ＣＡＳＥ端子は再び低レベルとなってＣＡ
ＳＥ端子は高レベルとなるが、ＲＡＳＲ信号が低レベル
になれば元に戻ってＣＡＳＥ信号が高レベルとなってＣ
ＡＳＥ信号が低レベルとなる。そして、次に外部ＣＡＳ
信号が立ち上がることによってＣＡＳＥ信号が低レベル
となるとともにＣＡＳＥ信号が高レベルとなる。
る。外部ＣＡＳ信号が高レベルの間はトランジスタ２０
３がオン状態であってトランジスタ２０１と２０２もオ
ン状態であるが、トランジスタ２０２のオン抵抗はトラ
ンジスタ２０３よりも１０倍以上大きいためにＣＡＳＥ
端子には低レベルが現われてＣＡＳＥ端子にはその反転
の高レベルが現われる。次に、外部ＣＡ８信号が立ち下
がると、トランジスタ２０３はオフ状態となるので、Ｃ
ＡＳＥ端子には容量２０５の効果によって電源レベルの
高レベルが現われて、逆にＣＡＳＥ信、号は低レベルと
なる。さらに、この後にＲＡＳＲパルス信号が立ち上が
ればトランジスタ２０４がオン状態となり、トランジス
タ２０２のオン抵抗はトランジスタ２０４の１０倍以上
大きいので、ＣＡＳＥ端子は再び低レベルとなってＣＡ
ＳＥ端子は高レベルとなるが、ＲＡＳＲ信号が低レベル
になれば元に戻ってＣＡＳＥ信号が高レベルとなってＣ
ＡＳＥ信号が低レベルとなる。そして、次に外部ＣＡＳ
信号が立ち上がることによってＣＡＳＥ信号が低レベル
となるとともにＣＡＳＥ信号が高レベルとなる。
一方、スイッチＳＷをアースＧＮＤに接続した場合には
、外部ＣＡＳ信号と全く同期することが容易にわかるで
あろう。
、外部ＣＡＳ信号と全く同期することが容易にわかるで
あろう。
上記のような構成によって、外部ＣＡ Ｓ は号とＲＡ
ＳＲ信号に同期する場合と外部ＣＡＳ信号のみに同期す
る場合の信号を発生するＣＡＳＥ回路を実現することが
できる。
ＳＲ信号に同期する場合と外部ＣＡＳ信号のみに同期す
る場合の信号を発生するＣＡＳＥ回路を実現することが
できる。
トコロチ、ＣＡ ５ｂｅｆｏｒｅ ＲＡ Ｓリフレッ
シュモードを使用するには外部リフレッシュカウンタを
必要としないが、外部ＣＡＳ信号を低レベルに保持する
必要があって、ユーザのシステムの多少の調整が必要で
ある。したがって、ノーマルびＡ Ｓ ｂｅｆｏｒｅ
ＲＡ Ｓリフレッシュモードのみであるとか、ノー
マルおよびヒドンＣＡ Ｓ ｂｅｆｏｒｅＲＡＳリフ
レッシュモードの両方とも利用したいという要求が起こ
るであろう。第８図の構成によれば、上述のスイッチＳ
Ｗの切換を通常のＩＣプロセスの最終工程であるアルミ
ニ程マスクで切換えることが可能であるので、ユーザの
要求に即応できるという利点も備えている。
シュモードを使用するには外部リフレッシュカウンタを
必要としないが、外部ＣＡＳ信号を低レベルに保持する
必要があって、ユーザのシステムの多少の調整が必要で
ある。したがって、ノーマルびＡ Ｓ ｂｅｆｏｒｅ
ＲＡ Ｓリフレッシュモードのみであるとか、ノー
マルおよびヒドンＣＡ Ｓ ｂｅｆｏｒｅＲＡＳリフ
レッシュモードの両方とも利用したいという要求が起こ
るであろう。第８図の構成によれば、上述のスイッチＳ
Ｗの切換を通常のＩＣプロセスの最終工程であるアルミ
ニ程マスクで切換えることが可能であるので、ユーザの
要求に即応できるという利点も備えている。
第１０図はＲＥＦ回路３００の一例を示している。図に
おいて、３０１ないし３０３はＭＯＳトランジスタ、３
０４はＭＯ８Ｏ８容量０５はインバータ回路、３０６は
接続点を示している。第１１図の波形図を参照してこの
回路の動作原理を説明する。ＲＡＳ信号が高レベル状態
において、ＣＡＳＥ信号が高レベルでＣＡＳＥ信号が低
レベルにあれば、トランジスタ３０１ないし３０３はオ
ン状態であってＣＡＳＥ信号が低レベルであるので、Ｒ
ＥＦ信号は低レベルでＲＥＦ信号は高レベルである。そ
の後に、ＲＡＳ信号が低レベルになれば、接続点３０６
の電位も低レベルになる。この後にＣＡＳＥ信号が低レ
ベルでＣＡＳＥ信号が高レベルとなっても、トランジス
タ３０２はオフ状態であるのでＲＥＦ偲号は依然として
低レベルである。しかし、ＲＡＳ信号が高レベルのとき
に、・ＣＡＳＥ信号が低レベルになってＣＡＳＥ信号が
高レベルになれば、トランジスタ３０２はオン状態であ
るのでＲＥＦ信号が立ち上がろうとする。
おいて、３０１ないし３０３はＭＯＳトランジスタ、３
０４はＭＯ８Ｏ８容量０５はインバータ回路、３０６は
接続点を示している。第１１図の波形図を参照してこの
回路の動作原理を説明する。ＲＡＳ信号が高レベル状態
において、ＣＡＳＥ信号が高レベルでＣＡＳＥ信号が低
レベルにあれば、トランジスタ３０１ないし３０３はオ
ン状態であってＣＡＳＥ信号が低レベルであるので、Ｒ
ＥＦ信号は低レベルでＲＥＦ信号は高レベルである。そ
の後に、ＲＡＳ信号が低レベルになれば、接続点３０６
の電位も低レベルになる。この後にＣＡＳＥ信号が低レ
ベルでＣＡＳＥ信号が高レベルとなっても、トランジス
タ３０２はオフ状態であるのでＲＥＦ偲号は依然として
低レベルである。しかし、ＲＡＳ信号が高レベルのとき
に、・ＣＡＳＥ信号が低レベルになってＣＡＳＥ信号が
高レベルになれば、トランジスタ３０２はオン状態であ
るのでＲＥＦ信号が立ち上がろうとする。
ここで、容量３０４の効果によって接続点３０６がより
高電位となり、ＣＡＳＥ信号と同じ電位のＳ信号が低レ
ベルになっても、トランジスタ３０１はオフ状態である
ので、接続点３０６の電位は放電されずにＲＥＦ信号は
高レベルでＲＥＦ信号は低レベルのままである。さらに
、この後にＣＡＳＥ信号が高レベルでＣＡＳＥ信号が低
レベルになれば、ＲＡＳ信号が低レベルであるのでトラ
ンジスタ３０２はオフ状態でトランジスタ３０３はオン
状態となり、ＲＥＦ信号は低レベルでＲＥＦ信号は高レ
ベルにリセットされる。
高電位となり、ＣＡＳＥ信号と同じ電位のＳ信号が低レ
ベルになっても、トランジスタ３０１はオフ状態である
ので、接続点３０６の電位は放電されずにＲＥＦ信号は
高レベルでＲＥＦ信号は低レベルのままである。さらに
、この後にＣＡＳＥ信号が高レベルでＣＡＳＥ信号が低
レベルになれば、ＲＡＳ信号が低レベルであるのでトラ
ンジスタ３０２はオフ状態でトランジスタ３０３はオン
状態となり、ＲＥＦ信号は低レベルでＲＥＦ信号は高レ
ベルにリセットされる。
したがって、第１０図のような構成によって、ＲＡ Ｓ
信号が高レベルのときにＣＡＳＥ信号が高レベルから低
レベルになるのを検出してＲＥＦ信号を高レベルにし、
ＣＡＳＥ信号が高レベルになるときにＲＥＦ信号を低レ
ベルにするＲ、Ｅ Ｆ回路を実現することができる。
信号が高レベルのときにＣＡＳＥ信号が高レベルから低
レベルになるのを検出してＲＥＦ信号を高レベルにし、
ＣＡＳＥ信号が高レベルになるときにＲＥＦ信号を低レ
ベルにするＲ、Ｅ Ｆ回路を実現することができる。
第１２図は内部カウンタ回路４００の一例を示す図であ
る。図において、４０１ないし４１０はＭＯＳ トラン
ジスタ、４１３はＭＯ８＠量、４１４は通常のカウンタ
列、４１５ないし４１７は接続点、ＣＤはカウンタディ
クリメント信号を示している。通常、トランジスタ４０
４のオン抵抗はトランジスタ４０５の１０倍以上に設定
している。
る。図において、４０１ないし４１０はＭＯＳ トラン
ジスタ、４１３はＭＯ８＠量、４１４は通常のカウンタ
列、４１５ないし４１７は接続点、ＣＤはカウンタディ
クリメント信号を示している。通常、トランジスタ４０
４のオン抵抗はトランジスタ４０５の１０倍以上に設定
している。
この回路の動作原理を第３図の波形図を参照して説明す
る。
る。
ＲＥＦ信号が低レベルでＲＥＦ信号が高レベルの間は、
トランジスタ４０７と４１０はオフ状態で、トランジス
タ４０８と４１２はオン状態であるので、ＣＤ信号は低
レベルのままである。すなわち、ノーマルリードライト
のときにカウンタが変動するのを防止している。ＲＡＳ
信号が高レベルのときは接続点４１５が高レベルである
ので、トランジスタ４０５はオン状態でトランジスタ４
０４もオン状態であるが、前述と同じ作用によって接続
点４１６は低レベルになっている。ここで、ＲＥＦ信号
が高レベルでＲＥＦ信号が低レベルになれば、トランジ
スタ４０８と４１２はオフ状態でトランジスタ４０７は
オン状態となるが、接続点４０７は低レベルであるので
ＣＤ信号は低レベルである。この後にＲＡＳ信号が低レ
ベルになれば、トランジスタ４０１，４０９．および４
１１がオフ状態となるだけで他の状態は変化しない。
トランジスタ４０７と４１０はオフ状態で、トランジス
タ４０８と４１２はオン状態であるので、ＣＤ信号は低
レベルのままである。すなわち、ノーマルリードライト
のときにカウンタが変動するのを防止している。ＲＡＳ
信号が高レベルのときは接続点４１５が高レベルである
ので、トランジスタ４０５はオン状態でトランジスタ４
０４もオン状態であるが、前述と同じ作用によって接続
点４１６は低レベルになっている。ここで、ＲＥＦ信号
が高レベルでＲＥＦ信号が低レベルになれば、トランジ
スタ４０８と４１２はオフ状態でトランジスタ４０７は
オン状態となるが、接続点４０７は低レベルであるので
ＣＤ信号は低レベルである。この後にＲＡＳ信号が低レ
ベルになれば、トランジスタ４０１，４０９．および４
１１がオフ状態となるだけで他の状態は変化しない。
さらに、この後に行アドレス選択完了信号ＲＸが高レベ
ルになれば、トランジスタ４０２がオン状態でトランジ
スタ４０５がオフ状態になって接続点４１６と４１７を
高レベルにする。この結果、トランジスタ４１０がオン
状態になり、ＣＤ信号が高レベルとなってカウンタを１
個ディクリメントする。そして、この後にＲＡＳ信号が
高レベルになることによってＣＤ信号は低レベルにリセ
ットされる。
ルになれば、トランジスタ４０２がオン状態でトランジ
スタ４０５がオフ状態になって接続点４１６と４１７を
高レベルにする。この結果、トランジスタ４１０がオン
状態になり、ＣＤ信号が高レベルとなってカウンタを１
個ディクリメントする。そして、この後にＲＡＳ信号が
高レベルになることによってＣＤ信号は低レベルにリセ
ットされる。
したがって、第１２図のような構成によって、ＲＥＦ信
号が高レベルのときにＲＸ信号が高レベルになるのを検
出してカウンタの出力を１個デ、イクリメン１− する
内部カウンタ回路を実現することができる。
号が高レベルのときにＲＸ信号が高レベルになるのを検
出してカウンタの出力を１個デ、イクリメン１− する
内部カウンタ回路を実現することができる。
第１４図はアドレス選択回路５００の一例を示しており
、それはＭ ＯＳ トランジスタ５０１と５０２によっ
て構成されている。ノーマルリードライトモードてはＲ
ＥＦ信号が高レベルでＲＥＦ信号が低レベルであるので
、外部アドレスの情報がアドレスバッフ１回路へ入力さ
れる。一方、ＣＡ３ ｂｅｆｏｒｅ Ｒ、Ａ Ｓリ
フレッシュのときには、ＲＥＦ信号が低レベルでＲＥＦ
信号が高レベルであるので、内部カウンタからの出力Ｑ
がアドレスバ、ツノ１回路へ入力される。
、それはＭ ＯＳ トランジスタ５０１と５０２によっ
て構成されている。ノーマルリードライトモードてはＲ
ＥＦ信号が高レベルでＲＥＦ信号が低レベルであるので
、外部アドレスの情報がアドレスバッフ１回路へ入力さ
れる。一方、ＣＡ３ ｂｅｆｏｒｅ Ｒ、Ａ Ｓリ
フレッシュのときには、ＲＥＦ信号が低レベルでＲＥＦ
信号が高レベルであるので、内部カウンタからの出力Ｑ
がアドレスバ、ツノ１回路へ入力される。
第１５図はＣＡＳバッファ回路３の一例を示している。
図において、３１ないし３５はＭＯＳトランジスタ、３
６はＭＯ８容量、３７はインバータ回路である。今まで
の回路と同様に、トランジスタ３２のオン抵抗はトラン
ジスタ３３と３５の１０倍以上に設定されている。この
回路の動作を第１６図の波形図を参照して説明する。
６はＭＯ８容量、３７はインバータ回路である。今まで
の回路と同様に、トランジスタ３２のオン抵抗はトラン
ジスタ３３と３５の１０倍以上に設定されている。この
回路の動作を第１６図の波形図を参照して説明する。
ＲＡＳ信号とＲＥＦ信号が低レベルでＲＡＳ信号と外部
ＣＡＳ信号が高レベルのときには、トランジスタ３２と
３３がオン状態でトランジスタ３４と３５がオフ状態で
あるが、トランジスタ３２のオン抵抗はトランジスタ３
３の１０倍以上に設定されているのでＣＡＳ信号は低レ
ベルとなってＣＡＳ信号は高レベルになっている。この
後に、外部ＣＡＳ信号が低レベルになれば、トランジス
タ３３がオフ状態になるのでＣＡＳ信号は高レベルでＣ
ＡＳ信号は低レベルになる。さらに、この後にＲＡＳ信
号が高レベルでＲＡＳ信号が低レベルになれば、トラン
ジスタ３４がオン状態でトランジスタ３２がオフ状態と
なるのでＣＡＳ信号が低レベルでＣＡＳ信号が高レベル
となってスタンバイ状態にリセットされることになる。
ＣＡＳ信号が高レベルのときには、トランジスタ３２と
３３がオン状態でトランジスタ３４と３５がオフ状態で
あるが、トランジスタ３２のオン抵抗はトランジスタ３
３の１０倍以上に設定されているのでＣＡＳ信号は低レ
ベルとなってＣＡＳ信号は高レベルになっている。この
後に、外部ＣＡＳ信号が低レベルになれば、トランジス
タ３３がオフ状態になるのでＣＡＳ信号は高レベルでＣ
ＡＳ信号は低レベルになる。さらに、この後にＲＡＳ信
号が高レベルでＲＡＳ信号が低レベルになれば、トラン
ジスタ３４がオン状態でトランジスタ３２がオフ状態と
なるのでＣＡＳ信号が低レベルでＣＡＳ信号が高レベル
となってスタンバイ状態にリセットされることになる。
一方、Ｒが低レベルでＲＡＳ信号が高レベルであってさ
らに外部ＣＡＳ（１号が低レベルであっても、トランジ
スタ３５がオン状態であるのでＣＡＳ信号が高レベルで
ＣＡＳ信号が低レベルとなってＣＡＳ信号が低レベルに
なるのを禁止することができる。
らに外部ＣＡＳ（１号が低レベルであっても、トランジ
スタ３５がオン状態であるのでＣＡＳ信号が高レベルで
ＣＡＳ信号が低レベルとなってＣＡＳ信号が低レベルに
なるのを禁止することができる。
［発明の効果］
以上のように、本発明によれば、ノーマルσ亙３ ｂ
ｅ４ｏｒｅ ＲＡ ＳとヒドンＣ； Ａ Ｓ ｂｅ
ｆｏｒｅ ＲＡｓリフレッシュが可能なダイナラミメ
モリ装置を提供することができる。
ｅ４ｏｒｅ ＲＡ ＳとヒドンＣ； Ａ Ｓ ｂｅ
ｆｏｒｅ ＲＡｓリフレッシュが可能なダイナラミメ
モリ装置を提供することができる。
第１図はノーマルＣＡ Ｓ ｂｅｆｏｒｅ ＲＡ
Ｓリフレッシュにおける入出力の波形を示す図である。 第２図はヒドンＣＡＳ ｂｅｆｏｒｅ ＲＡＳ！Ｊ
７Ｌ／ッシュにおける入出力の波形を示す図である。 第３Ｆ！！Ｊは本発明の一実施例であるダイナミックメ
モリ装置の一例を示すブロック図である。 第４図は本発明によるノーマルＣＡ ３ ｂｅｆｏｒ
ｅＲＡＳリフレッシュモードにおける主な信号波形を示
す図である。 第５図は本発明にょるヒドンＣＡ Ｓ ｂｅｆｏｒｅ
ＲＡＳリフレッシュモードにおける主な信号の波形を示
す図である。 第６図は本発明にょるＲＡＳＲ回路の一例を示す図であ
る。 第７図は第６図の回路における動作を示す波形図である
。 第８図は本発明によるＣＡＳＥ回路の一例を示す図であ
る。 第９図は第８図の回路における動作を示す波形図である
。 第１０図はＲＥＦ回路の一例を示す図である。 第１１図は第１０図の回路の動作を示す波形図である。 第１２図は本発明による内部カウンタ回路の一例を示す
図である。 第１３図は第１２図の回路の動作を示す波形図である。 第１４図は本発明によるアドレス選択回路の一例を示す
図であるー 第１５図は本発明に用いられるＣＡＳパンファ回路の一
例を示す図である。 第１６図は第１５図の回路の動作を示す波形図である。 図において、１％；ｊＲＡｓバッファ回路、２はセンス
制御回路、３はＣＡＳバッフ？回路、４は出力制御回路
、５はアドレスバッファ回路、１００はＲ，ＡＳＲ回路
、２００はＣＡ８Ｅ回路、３００はｒ回路、４００は内
部カウンタ回路、５００はアドレス選択回路を示してい
、る。 代理人 大 岩 増 雄 茅１０ Ｌ″ 第 ２０ 父・・Ｈ・・ 町−一□市
Ｚ □ 爾６ ＧＮＤ 第１０図 第１１０ ＥＦ 手続補正書（自発） ２１発明の名称 ダイナミックメモリ装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の−１発明の詳細な説明の欄２
図面の簡単な説明の欄および図面６、補正の内容 （１） 特許請求の範囲を別紙のとおりに訂正する。 （２） 明細書第４頁第９行〜１４行の［ダイナミック
ＲＡＭの・・・しかしながら、電荷は」を「ダイナミッ
クＲＡＭの蓄積電荷は」に訂正する。 （３） 明細書第７頁の第７行、第９行、第１１行、第
９頁の第９行、第１４行、第１５行、第１０頁の第１行
、第５行、第７行、第１２頁の第９行、第１２行、第１
３′行、第１８行、第１３頁の第９行、第１７行、第１
３頁の第２０行〜第１４頁第１行、第１４頁の第７行、
第１２行、第１５頁の第１０行、第１５行、第１６頁の
第１行、・第１８行１回目と２回目、第１７頁第７行、
第２１頁の第１１行、第２０行゛、第２２頁の第５行：
第９行、第１２行、第１５行、第２０１１．第２３頁の
第４行、第６行１回目と２回目、第１７行。 第２４頁第７行、第２５頁の第４行、第１１行。 第１５行、第２６頁の第５行、および第１９行〜２０行
のｒＲＥＦＪをｒＲＥＦＪに訂正する。 （４） 明細書第９頁の第１５行、第１５行〜第１６行
、第１０頁の第１行、第５行〜６行、第７行、第２１頁
の第２０行、第２２頁の第１５行。 第２０行、第２３頁の第１７行、第２４頁の第７行、第
２５頁の第１１行、および第１４行〜１５行のｒＲＥＦ
ＪをｒＲＥＦＪに訂正する。 （５） 明ａｍ第１３頁第１６行のｒＲＡｓＲＪをｒＲ
ＡｓＲＪに訂正する。 （６） 明細１１４頁第１行〜２行のｒＲＡＳ」をｒＲ
ＡｓＪに訂正する。 （７） 明１１８Ｉ第１５頁第１６行の「置きない。 」を「起きない。」に訂正する。 （８） 明細書第２３頁第１５行の「第３図」を「第１
３図」に訂正する。 （９） 明細書第２４頁第１０行の「点４０７」を「点
４１６」に訂正する。 （１０） 明細書第２８頁第１２行および第２９頁第９
行のｒＲＥＦＪをｒＲＥＦＪに訂正する。 （１１） 図面の第３図、第４図、第５図、第９図、第
１０図、第１１図、第１２図、第１３図。 第１４図、第１５図、および第１６図を別紙のとおりに
訂正する。 以上 ２、特許請求の範囲 （１） メモリ行列と、外部ＲＡＳ （行アドレススト
ローブ）信号を受取ってＲＡＳ信号を送出するＲＡＳバ
ッファ回路と、外部ＣＡＳ （列アドレスストローブ）
信号を受取って前記ＲＡＳ信号に応答してリセットされ
るＣＡＳ信号を送出する５ｉバッフコア路と、外部アド
レス信号を受取って行アドレス信号ＲＡまたは列アドレ
ス信号ＣＡを送出するアドレスバッファ回路と、前記Ｒ
Ａ「信号と前記Ｒ△倍信号受取ってセンス（リフレッシ
ュ）を行なうセンス制御回路と、前記ＣＡ信号受取って
前記ＣＡＳ信号に応答してアドレス情報を出力する出力
制御回路を備えたダイナミックメモリ装置において、 前記ＲＡＳ信号と前記外部σＸ１信号とに応答して、前
記ＣＡＳバッファ回路の出力を制御するＲＥＦ信号を発
生する手段と、 前記センス制御回路は行アドレス選択完了信号ＲＸを発
生し、前記ＲＸ信号と前記ＲＥ上」【艮−とに応答して
内部カウンタの状態をディクリメントまたはインクリメ
ントする内部カウンタ回路と、前記ＲＥＦ信号に応答し
て、前記内部カウンタからのアドレス信号または前記外
部アドレス信号のいずれか一方を選択的に出力して前記
アドレスバッファ回路へ与えるアドレス選択回路を備え
たことを特徴とするダイナミックメモリ装置。 （２） 前記ＲＥＦ信号を発生する手段は、外部σＷ１
信号と同期した同相のびＷ毛Ｅ信号（またはその反転信
号であるＣＡＳＥ信号）を発生して出力するＣＡＳＥ回
路と、 前記外部「１３信号と同期した同相のＲＡＳ信号が高レ
ベル（またはその反転信号であるＲＡＳ信号が低レベル
）にある場合において、前記６百Ｅ信号が高レベルから
低レベル〈または前記ＣＡＳＥＩ＠が低レベルから高レ
ベル〉になるときに高レベルとなり、前記ＣＡＳＥ信号
が低レベル、から高レベル（または前記ＣＡＳＥ信丹が
高レベルから低レベル）になるときに低レベルとなるＲ
ｊＪＪＬ！Ｌ（またはその反転信号であるＲＥＦ信号）
を発生して出力するＢ−１」二戸り厘−を備えているこ
とを特徴とする特許請求の範囲第１項記載のダイナミッ
クメモリ装置。 （３） 前記ＲＡＳ信号が高レベル（または前記ＲＡＳ
信号が低レベル）になるときに一定長さの高レベルのパ
ルスであるＲＡＳＲ信号（またはその反転信号であるＲ
ＡＳＲ信号）を発生して出力するＲＡＳＲ回路をさらに
備え、 前記ＣＡＳＥ回路は前記外部ＣＡＳ信号（またはその反
転信号であるＣＡＳ信号）のみならず前記ＲＡＳＲ信号
（または前記ＲＡ ’Ｓ Ｒ信号）にも同期した同相の
ＣＡＳＥ信号（またはその反転信号であるＣＡＳＥ信号
）を出力することを特徴とする特許請求の範囲第２項記
載のダイナミックメモリ装置。 （４） 前記ＲＡＳＲ回路と前記ＣＡＳＥ回路との間の
接続はＩＣプロセスの最終工程であるアルミニ程マスク
で形成されたものであることを特徴とする特許請求の範
囲第３項記載のダイナミックメモリ装ｗｌ、ｌ 第３図 第４ 図 ＣＡＳ・・Ｈ・・
−−一０°“□南Ｚ□ 粥５ 図 Ｄｏｕ＋−高２ 有効 第 ９ 図 ＱトＥ −−−−一−−−−一第１０ 図 第１１ 図 訂〒
−一暉 ・ × 第１３ 図 第１４図 第１６ 父 ＡＳ−−−
Ｓリフレッシュにおける入出力の波形を示す図である。 第２図はヒドンＣＡＳ ｂｅｆｏｒｅ ＲＡＳ！Ｊ
７Ｌ／ッシュにおける入出力の波形を示す図である。 第３Ｆ！！Ｊは本発明の一実施例であるダイナミックメ
モリ装置の一例を示すブロック図である。 第４図は本発明によるノーマルＣＡ ３ ｂｅｆｏｒ
ｅＲＡＳリフレッシュモードにおける主な信号波形を示
す図である。 第５図は本発明にょるヒドンＣＡ Ｓ ｂｅｆｏｒｅ
ＲＡＳリフレッシュモードにおける主な信号の波形を示
す図である。 第６図は本発明にょるＲＡＳＲ回路の一例を示す図であ
る。 第７図は第６図の回路における動作を示す波形図である
。 第８図は本発明によるＣＡＳＥ回路の一例を示す図であ
る。 第９図は第８図の回路における動作を示す波形図である
。 第１０図はＲＥＦ回路の一例を示す図である。 第１１図は第１０図の回路の動作を示す波形図である。 第１２図は本発明による内部カウンタ回路の一例を示す
図である。 第１３図は第１２図の回路の動作を示す波形図である。 第１４図は本発明によるアドレス選択回路の一例を示す
図であるー 第１５図は本発明に用いられるＣＡＳパンファ回路の一
例を示す図である。 第１６図は第１５図の回路の動作を示す波形図である。 図において、１％；ｊＲＡｓバッファ回路、２はセンス
制御回路、３はＣＡＳバッフ？回路、４は出力制御回路
、５はアドレスバッファ回路、１００はＲ，ＡＳＲ回路
、２００はＣＡ８Ｅ回路、３００はｒ回路、４００は内
部カウンタ回路、５００はアドレス選択回路を示してい
、る。 代理人 大 岩 増 雄 茅１０ Ｌ″ 第 ２０ 父・・Ｈ・・ 町−一□市
Ｚ □ 爾６ ＧＮＤ 第１０図 第１１０ ＥＦ 手続補正書（自発） ２１発明の名称 ダイナミックメモリ装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の−１発明の詳細な説明の欄２
図面の簡単な説明の欄および図面６、補正の内容 （１） 特許請求の範囲を別紙のとおりに訂正する。 （２） 明細書第４頁第９行〜１４行の［ダイナミック
ＲＡＭの・・・しかしながら、電荷は」を「ダイナミッ
クＲＡＭの蓄積電荷は」に訂正する。 （３） 明細書第７頁の第７行、第９行、第１１行、第
９頁の第９行、第１４行、第１５行、第１０頁の第１行
、第５行、第７行、第１２頁の第９行、第１２行、第１
３′行、第１８行、第１３頁の第９行、第１７行、第１
３頁の第２０行〜第１４頁第１行、第１４頁の第７行、
第１２行、第１５頁の第１０行、第１５行、第１６頁の
第１行、・第１８行１回目と２回目、第１７頁第７行、
第２１頁の第１１行、第２０行゛、第２２頁の第５行：
第９行、第１２行、第１５行、第２０１１．第２３頁の
第４行、第６行１回目と２回目、第１７行。 第２４頁第７行、第２５頁の第４行、第１１行。 第１５行、第２６頁の第５行、および第１９行〜２０行
のｒＲＥＦＪをｒＲＥＦＪに訂正する。 （４） 明細書第９頁の第１５行、第１５行〜第１６行
、第１０頁の第１行、第５行〜６行、第７行、第２１頁
の第２０行、第２２頁の第１５行。 第２０行、第２３頁の第１７行、第２４頁の第７行、第
２５頁の第１１行、および第１４行〜１５行のｒＲＥＦ
ＪをｒＲＥＦＪに訂正する。 （５） 明ａｍ第１３頁第１６行のｒＲＡｓＲＪをｒＲ
ＡｓＲＪに訂正する。 （６） 明細１１４頁第１行〜２行のｒＲＡＳ」をｒＲ
ＡｓＪに訂正する。 （７） 明１１８Ｉ第１５頁第１６行の「置きない。 」を「起きない。」に訂正する。 （８） 明細書第２３頁第１５行の「第３図」を「第１
３図」に訂正する。 （９） 明細書第２４頁第１０行の「点４０７」を「点
４１６」に訂正する。 （１０） 明細書第２８頁第１２行および第２９頁第９
行のｒＲＥＦＪをｒＲＥＦＪに訂正する。 （１１） 図面の第３図、第４図、第５図、第９図、第
１０図、第１１図、第１２図、第１３図。 第１４図、第１５図、および第１６図を別紙のとおりに
訂正する。 以上 ２、特許請求の範囲 （１） メモリ行列と、外部ＲＡＳ （行アドレススト
ローブ）信号を受取ってＲＡＳ信号を送出するＲＡＳバ
ッファ回路と、外部ＣＡＳ （列アドレスストローブ）
信号を受取って前記ＲＡＳ信号に応答してリセットされ
るＣＡＳ信号を送出する５ｉバッフコア路と、外部アド
レス信号を受取って行アドレス信号ＲＡまたは列アドレ
ス信号ＣＡを送出するアドレスバッファ回路と、前記Ｒ
Ａ「信号と前記Ｒ△倍信号受取ってセンス（リフレッシ
ュ）を行なうセンス制御回路と、前記ＣＡ信号受取って
前記ＣＡＳ信号に応答してアドレス情報を出力する出力
制御回路を備えたダイナミックメモリ装置において、 前記ＲＡＳ信号と前記外部σＸ１信号とに応答して、前
記ＣＡＳバッファ回路の出力を制御するＲＥＦ信号を発
生する手段と、 前記センス制御回路は行アドレス選択完了信号ＲＸを発
生し、前記ＲＸ信号と前記ＲＥ上」【艮−とに応答して
内部カウンタの状態をディクリメントまたはインクリメ
ントする内部カウンタ回路と、前記ＲＥＦ信号に応答し
て、前記内部カウンタからのアドレス信号または前記外
部アドレス信号のいずれか一方を選択的に出力して前記
アドレスバッファ回路へ与えるアドレス選択回路を備え
たことを特徴とするダイナミックメモリ装置。 （２） 前記ＲＥＦ信号を発生する手段は、外部σＷ１
信号と同期した同相のびＷ毛Ｅ信号（またはその反転信
号であるＣＡＳＥ信号）を発生して出力するＣＡＳＥ回
路と、 前記外部「１３信号と同期した同相のＲＡＳ信号が高レ
ベル（またはその反転信号であるＲＡＳ信号が低レベル
）にある場合において、前記６百Ｅ信号が高レベルから
低レベル〈または前記ＣＡＳＥＩ＠が低レベルから高レ
ベル〉になるときに高レベルとなり、前記ＣＡＳＥ信号
が低レベル、から高レベル（または前記ＣＡＳＥ信丹が
高レベルから低レベル）になるときに低レベルとなるＲ
ｊＪＪＬ！Ｌ（またはその反転信号であるＲＥＦ信号）
を発生して出力するＢ−１」二戸り厘−を備えているこ
とを特徴とする特許請求の範囲第１項記載のダイナミッ
クメモリ装置。 （３） 前記ＲＡＳ信号が高レベル（または前記ＲＡＳ
信号が低レベル）になるときに一定長さの高レベルのパ
ルスであるＲＡＳＲ信号（またはその反転信号であるＲ
ＡＳＲ信号）を発生して出力するＲＡＳＲ回路をさらに
備え、 前記ＣＡＳＥ回路は前記外部ＣＡＳ信号（またはその反
転信号であるＣＡＳ信号）のみならず前記ＲＡＳＲ信号
（または前記ＲＡ ’Ｓ Ｒ信号）にも同期した同相の
ＣＡＳＥ信号（またはその反転信号であるＣＡＳＥ信号
）を出力することを特徴とする特許請求の範囲第２項記
載のダイナミックメモリ装置。 （４） 前記ＲＡＳＲ回路と前記ＣＡＳＥ回路との間の
接続はＩＣプロセスの最終工程であるアルミニ程マスク
で形成されたものであることを特徴とする特許請求の範
囲第３項記載のダイナミックメモリ装ｗｌ、ｌ 第３図 第４ 図 ＣＡＳ・・Ｈ・・
−−一０°“□南Ｚ□ 粥５ 図 Ｄｏｕ＋−高２ 有効 第 ９ 図 ＱトＥ −−−−一−−−−一第１０ 図 第１１ 図 訂〒
−一暉 ・ × 第１３ 図 第１４図 第１６ 父 ＡＳ−−−
Claims (4)
- （１）メモリ行列と、外部＠ＲＡＳ＠（行アドレススト
ローブ）信号を受取つて＠ＲＡＳ＠信号を送出する＠Ｒ
ＡＳ＠バッファ回路と、外部＠ＣＡＳ＠（列アドレスス
トローブ）信号を受取つて前記＠ＲＡＳ＠信号に応答し
てリセットされる＠ＣＡＳ＠信号を送出する＠ＣＡＳ＠
バッファ回路と、外部アドレス信号を受取って行アドレ
ス信号ＲＡまたは列アドレス信号ＣＡを送出するアドレ
スバッファ回路と、前記＠ＲＡＳ＠信号と前記ＲＡ信号
を受取つてセンス（リフレッシュ）を行なうセンス制御
回路と、前記ＣＡ信号を受取つて前記＠ＣＡＳ＠信号に
応答してアドレス情報を出力する出力制御回路を備えた
ダイナミックメモリ装置において、 前記＠ＲＡＳ＠信号と前記外部＠ＣＡＳ＠信号とに応答
して、前記＠ＣＡＳ＠バッファ回路の出力を制御する＠
ＲＥＦ＠信号を発生する手段と、 前記センス制御回路は行アドレス選択完了信号ＲＸを発
生し、前記ＲＸ信号と前記＠ＲＥＦ＠信号とに応答して
内部カウンタの状態をディクリメントまたはインクリメ
ントする内部カウンタ回路と、前記＠ＲＥＦ＠信号に応
答して、前記内部カウンタからのアドレス信号または前
記外部アドレス信号のいずれか一方を選択的に出力して
前記アドレスバッファ回路へ与えるアドレス選択回路を
備えたことを特徴とするダイナミックメモリ装置。 - （２）前記＠ＲＥＦ＠信号を発生する手段は、外部＠Ｃ
ＡＳ＠信号と同期した同相の＠ＣＡＳ＠Ｅ信号（または
その反転信号であるＣＡＳＥ信号）を発生して出力する
ＣＡＳＥ回路と、 前記外部＠ＲＡＳ＠信号と同期した同相の＠ＲＡＳ＠信
号が高レベル（またはその反転信号であるＲＡＳ信号が
低レベル）にある場合において、前記＠ＣＡＳ＠Ｅ信号
が高レベルから低レベル（または前記ＣＡＳＥ信号が低
レベルから高レベル）になるときに高レベルとなり、前
記＠ＣＡＳ＠Ｅ信号が低レベルから高レベル（または前
記ＣＡＳＥ信号が高レベルから低レベル）になるときに
低レベルとなる＠ＲＥＦ＠信号（またはその反転信号で
あるＲＥＦ信号）を発生して出力する＠ＲＥＦ＠回路を
備えていることを特徴とする特許請求の範囲第１項記載
のダイナミックメモリ装置。 - （３）前記＠ＲＡＳ＠信号が高レベル（または前記ＲＡ
Ｓ信号が低レベル）になるときに一定長さの高レベルの
パルスである＠ＲＡＳ＠Ｒ信号（またはその反転信号で
あるＲＡＳＲ信号）を発生して出力する＠ＲＡＳ＠Ｒ回
路をさらに備え、 前記＠ＣＡＳ＠Ｅ回路は前記外部＠ＣＡＳ＠信号（また
はその反転信号であるＣＡＳ信号）のみならず前記＠Ｒ
ＡＳ＠Ｒ信号（または前記ＲＡＳＲ信号）にも同期した
同相の＠ＣＡＳ＠Ｅ信号（またはその反転信号であるＣ
ＡＳＥ信号）を出力することを特徴とする特許請求の範
囲第２項記載のダイナミックメモリ装置。 - （４）前記＠ＲＡＳ＠Ｒ回路と前記＠ＣＡＳ＠Ｅ回路と
の間の接続はＩＣプロセスの最終工程であるアルミ工程
マスクで形成されたものであることを特徴とする特許請
求の範囲第３項記載のダイナミックメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158002A JP2631973B2 (ja) | 1984-07-26 | 1984-07-26 | ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158002A JP2631973B2 (ja) | 1984-07-26 | 1984-07-26 | ダイナミツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134794A true JPS6134794A (ja) | 1986-02-19 |
| JP2631973B2 JP2631973B2 (ja) | 1997-07-16 |
Family
ID=15662100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59158002A Expired - Lifetime JP2631973B2 (ja) | 1984-07-26 | 1984-07-26 | ダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631973B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293593A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | メモリバツクアツプ制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150192A (en) * | 1979-05-08 | 1980-11-21 | Nec Corp | Memory unit |
-
1984
- 1984-07-26 JP JP59158002A patent/JP2631973B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150192A (en) * | 1979-05-08 | 1980-11-21 | Nec Corp | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293593A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | メモリバツクアツプ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2631973B2 (ja) | 1997-07-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
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