JPS6336080B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体素子によつて構成された記憶回
路に関し、特に絶縁ゲート型電界効果トランジス
タを用いたダイナミツク型記憶回路のリフレツシ
ユ方式に関するものである。

以下の説明はすべて絶縁ゲート型電界効界トラ
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない高レベルが論理１レベルであり、
低レベルが論理０レベルである。しかし回路的に
はＰチヤネルMOSTでも本質的に同様である。

最近、マイクロプロセサとのインタフエースで
リフレツシユ・サイクルがCPUに実質的に見え
なくなるという考え方に基づき、従来の外部リフ
レツシユに加え、リフレツシユ・コントロール入
力信号により内部リフレツシユが可能なダイナミ
ツクランダムアクセスメモリ（以下RAMと称
す）が米国MOSTEK社より発表されている
（MK4816）。このRAMは入力クロツクとして、
チツプ許容化信号、出力許容化信号、書き
込みコントロール信号及びリフレツシユコン
トロール信号を有しデータ入出力は共通端
子であり次のような動作を行なう。基本クロツク
はであり、が高レベルから低レベルに移行
して活性期間に入るとその時点でのアドレス入力
レベルが保持（ラツチ）され選択されたワード
（行）線上のメモリセルの内容がリフレツシユさ
れ、次いで選択された列の選択メモリセルのデー
タがデータバスに移され、出力アンプにより増幅
される。この読み出しデータを出力端子に生じさ
せるかどうかをがコントロールし、を低レ
ベルにすれば出力データが得られる（リード・サ
イクル）。データを書き込むときはの活性期間
にWEを低レベルにして活性化すればよく、この
ときは、データ入出力端子に書き込む入力データ
が必要となるので、OEを非活性、即ち高レベル
に維持しておかねばならない（ライト・サイク
ル）。というのは、を活性レベル化すればデー
タ入出力の共通端子に読み出しデータがあらわ
れ、書き込む入力データと競合するためである。
従つて、リード・モデイフアイ・ライトサイクル
はこのRAMではを活性化して、読み出した
後、をリセツトし、その後を活性化して
書き込む必要がある。ここで注目するリフレツシ
ユ動作に入るが、以下図面を用い説明を行なう。
このRAMのリフレツシユ動作には次のようなモ
ード分類がある。

(1) 外部リフレツシユ を高レベル即ち非活性に維持すると、従
来のダイナミツクRAMと同様の活性化によ
り、外部アドレス入力により指定されるワード線
上のメモリセルがリフレツシユされる。

(2) CE活性期間中にを活性化する場合。

第１図Ａはリード・サイクルで読み出し動作が
完了する前にが活性化される場合を示す。
OEが活性化されると、読み出しデータが出力端
子にあらわれると共に読み出し動作の完了を確認
してから、自動的に回路全体がリセツト・プリチ
ヤージ期間に移行する。の活性化信号はラ
ツチされこのリセツト・プリチヤージが完了して
から自動的にリフレツシユサイクルを開始する。
このときはチツプに内蔵されたリフレツシユ・ア
ドレス・カウンタで指定されるワード線上のメモ
リセルがリフレツシユされる。リフレツシユ完了
の時点で回路は再びリセツト・プリチヤージ期間
に移行すると共にリフレツシユ・アドレス・カウ
ンタがインクレメントされる。第１図Ｂはリード
サイクルで読み出し動作が完了した充分後に
RFSHが活性化される場合である。OEが活性化
された充分後では、出力端子に読み出しデータが
あらわれていると共に回路はリセツト・プリチヤ
ージ期間に入り動作は実質的に完了している。こ
のとき、が活性化されると回路は直ちに第
１図Ａと同様にリフレツシユ・サイクルを開始
し、完了後リセツト・プリチヤージ状態に戻る。
第１図Ｃはアーリイ・ライトサイクルでが
活性化される場合である。アーリイライトサイク
ルでは、書き込み動作完了後自動的に回路はリセ
ツト・プリチヤージ期間に入り、書き込み動作完
了前及び完了して充分後にRFSHが活性化される
ことによるリフレツシユ動作はそれぞれ第１図Ａ
及び第１図Ｂと同様である。第１図Ｄはレイト・
ライト・サイクルでが活性化される場合を
示す。この場合もを活性化し、書き込み動作
が完了すると回路は自動的にリセツト・プリチヤ
ージ期間に入りの活性化される位置によ
り、第１図Ａ及び第１図Ｂと同様にリフレツシユ
動作が行なわれる。

(3) CEリセツト期間中にを活性化する場
合 が活性化されるとリセツトプリチヤージ
動作が完了してから直ちにリフレツシユ動作が行
なわれ完了後リセツト・プリチヤージ状態に戻
る。同様にリフレツシユ・アドレス・カウンタで
指定されるワード線上のメモリセルがリフレツシ
ユされ、完了時点でカウンタがインクレメントさ
れる。

(4) AUTO REFRESH を長期間（20μs以上）低レベルに保つと
比較的長い周期（15μS）でAUTO REFRESHが
行なわれる。この間、以外の入力信号はす
べて回路に受け付けられずを高レベルに移
行することによりAUTO REFRESHは終了す
る。これはPOWER DOWN（バツテリ・バツク
アプ）動作及びマイクロプロセサのSINGLE
STEP動作に有効である。

上記MK４８１６についてのリフレツシユ動作
は以上の通りであるが現在4K，16K及び64K等の
大容量MOSダイナミツクRAMで標準的となつて
いる行ストローブ信号、列ストローブ信号
CASの２クロツクを有し、アドレスをマルチ入
力する方式についてこれらのリフレツシユ動作を
行なわせようとすると、次のような問題点が生じ
る。を活性化すると、その時点のアドレス
が行アドレスとしてラツチされ指定されたワード
線上のすべてのメモリセルの内容がリフレツシユ
される一方、を活性化すると、その時点の
アドレス入力が列アドレスとしてラツチされ、指
定された列の選択メモリセルとデータ入出力回路
が接続され、読み出し或いは書き込み動作が行な
われるので、及びは上記MK４８１６
の及びと１対１の関係ではない。上記(1)に
示した外部リフレツシユは当然ながら従来と全く
同様の動作であり、上記(3)項に示したのリ
セツト期間中にRFSHを活性化する場合に相当
し、リセツト・プリチヤージ状態から、リフレツ
シユ・サイクルを生じさせればよいので、これは
比較的容易である。上記(4)項においても、
を長期間低レベルに維持し、以外の入力を
禁止して完全に内部回路でコントロールされ自動
的に行なわれるリフレツシユであるから、これも
可能である。問題となるのは残る上記(2)項の場合
であり、第１図で説明したようにMK４８１６で
は或いはの活性化を受けて読み出し、或
いは書き込み動作の完了を確認してから自動的に
リセツト・プリチヤージ期間に移行させ、その完
了後内部リフレツシユ動作を行なうようにしてい
る。上記(2)項はリードサイクル或いはライトサイ
クルのの活性期間中にを活性化する
場合に相当するが、活性動作の完了を確認して自
動的にリセツト・プリチヤージを行ない、その後
リフレツシユサイクルを行なわなければならな
い。MK４８１６の場合、リードサイクルでは
OEを活性化することにより出力データがあらわ
れ、ライトサイクルではデータ入力、データ出力
の端子が共通であるため、を書き込み動作の
間、活性化できないことから読み出し動作の完了
は書き込みの完了はの活性化される時点
を基準にして確認できる。２クロツク、マルチア
ドレス方式の場合、リード・サイクル、ライトサ
イクル共に，の両方を活性化する必要
があり、MK４８１６のように区別はできない。
特にリード・サイクルと、レイト・ライト・サイ
クルはが活性化されるまでは、全く区別がつ
かずの活性期間中に活性化されたに
対する内部リフレツシユはMK４８１６の方式の
適用が不可能になつてしまう。

本発明はこの問題点を解消した２クロツク・マ
ルチアドレス方式のRAMでの活性期間中にリフ
レツシユ・コントロール入力信号が活性化された
場合の内部リフレツシユ方式を提供することを目
的とする。

本発明は行ストローブ信号、列ストローブ信
号、マルチアドレス入力信号、書き込みコントロ
ール信号及びリフレツシユ・コントロール信号を
入力として有し、行ストローブ信号をまず活性化
してこのときのアドレス入力で指定される行のす
べてのメモリセルのデータを自動的にリフレツシ
ユし、次に列ストローブ信号を活性化して、この
ときのアドレス入力で指定される列にある選択メ
モリセルとデータ入出力回路との間でデータを自
動的に転送する機能を有し、リフレツシユ・アド
レス・カウンタを内蔵し、リフレツシユコントロ
ール信号を活性化すると、内部リフレツシユが自
動的に行なわれるダイナミツク・ランダムアクセ
スメモリにおいて活性動作が終了すると確認の信
号１が内部回路で発生し、リセツト・プリチヤー
ジ動作が終了すると、確認の信号２が内部回路で
発生し、行ストローブ信号の活性期間にリフレツ
シユ・コントロール信号が活性化されると内部回
路でラツチされ行ストローブ信号がリセツトされ
てリセツト・プリチヤージ期間に入り、前記信号
２が上昇すると内部回路は、前記ラツチ信号を受
けて、自動的に内部リフレツシユを行ないこれが
完了して前記信号１が上昇すると、自動的にリセ
ツト・プリチヤージ期間に入り、以後、リセツ
ト・プリチヤージ状態を持続することを特徴とす
る内部リフレツシユ方式である。

本方式の基本原理を第２図に示す。は、
RASの活性期間のどの時点でも活性化でき、内
部回路でラツチされる。の活性期間T₁及び
RASがリセツトされて、リセツト・プリチヤー
ジ期間T₂に入り、リセツト・プリチヤージ動作
の終了確認信号が発生するまでラツチされたまま
となる。このリセツト・プリチヤージ動作の終了
確認信号が発生するとラツチ信号を受けて、回路
は自動的に内部リフレツシユ期間T₃に入り、リ
フレツシユ・アドレス・カウンタで指定される行
アドレスに対応するワード線上のメモリセルがリ
フレツシユされる。内部リフレツシユ動作が完了
すると回路は自動的にリセツト・プリチヤージ期
間T₄に移行すると共に、リフレツシユ・アドレ
ス・カウンタがインクレメントされ、次の内部リ
フレツシユに備える。リセツト・プリチヤージ状
態のまま次のの活性化、或いはの活
性化を待つことになる。のリセツト・プリ
チヤージ期間中にを活性化することによる
内部リフレツシユでは、が活性化されると
リセツト・プリチヤージ動作の終了を確認してか
ら直ちに内部リフレツシユが行なわれ、完了後自
動的にリセツト・プリチヤージ期間に移行する。

本方式を導入した２クロツク・マルチアドレス
方式のRAMの回路ブロツク図を第３図に示す。
RFSHの入力方法により、次の４種の動作モード
がある。

（） は非活性のままでのサイクル動作 （） の活性期間でのパルス活性
化 （） のリセツト期間でのパルス
活性化 （） を長期間活性化 （）は通常の回路動作であり、の活性
化を受けて、RAS系クロツク発生回路１１５が
作動し、まずその時点でのアドレス入力１１９を
行アドレスとしてラツチし、行アドレス・インバ
ータ・バツフア１１８の出力が決まり、行デコー
ダ１１６の選択・非選択動作が行なわれ、行アド
レス入力により指定されたワード線上のメモリマ
トリツクス１０１のメモリセルについて、リフレ
ツシユが行なわれる（外部リフレツシユ）。
より遅れてを活性化すると、CAS系クロツ
ク発生回路１０８が作動し、その時点でのアドレ
ス入力１１９を列アドレスとしてラツチし、列ア
ドレス・インバータ・バツフア１０４の出力が決
まり、列デコーダ１０３の選択・非選択動作が行
なわれて、選択された列の選択メモリセルがセン
ス・リフレツシユアンプ、データＩ／Ｏゲート部
１０２を介してデータ入出力バスと接続される。
リード（読み出し）サイクルでは、データ出力バ
ツフア１０５を通して出力端子DATA OUTに
選択メモリセルからの読み出しデータがあらわれ
る。ライト（書込み）サイクルではCAS系クロ
ツク発生回路の始動後、の活性化を受けて書
き込みクロツク発生回路１０７が作動し、この時
点でのデータ入力端子DATAINのレベルに応じ
てデータ入力バツフア１０６の出力が活性化さ
れ、選択メモリセルにデータが書き込まれる。
（）は本発明の方式が有効となる内部リフレツ
シユであり、の活性期間でが活性化
されると直ちに内部リフレツシユ・コントロー
ル・クロツク発生回路１０９にラツチされる。
RFSHが活性化されてから残りのの活性期
間では、そのサイクルの活性動作がそのまま行な
われ、内部リフレツシユ動作は行なわれない。即
ち、ラツチ動作はリフレツシユ・コントロール・
クロツク発生回路１０９で独立に行なわれる。
RASがリセツトされるとRAS系クロツク発生回
路１１５がリセツトされこれを受けてCAS系ク
ロツク発生回路１０８及び書き込みクロツク発生
回路１０７もリセツトされて回路全体がリセツ
ト・プリチヤージ期間に移行する。リセツト・プ
リチヤージ動作が完了すると、その確認信号が発
生し、この時点で上記のラツチ信号を受けて内部
リフレツシユ・コントロール・クロツク発生回路
１０９より内部リフレツシユのサイクル信号が活
性化され、SAS入力バツフア・コントロール論
理部１１４に伝えられる。これを受けて、RAS
系クロツク発生回路１１５が作動し、一方、
CAS系クロツク発生回路１０８及び書き込みク
ロツク発生回路１０７は内部リフレツシユ・コン
トロール・クロツク発生回路１０９により動作が
禁止される。行デコーダ１１６には切換スイツチ
１１７により、リフレツシユ・アドレス・カウン
タ１１３の出力が伝えられ、指定されたワード線
上のメモリセルがリフレツシユされる。リフレツ
シユ動作が完了すると確認の信号が発生し、内部
リフレツシユのサイクル信号がリセツトされると
共に次の内部リフレツシユに備え、リフレツシ
ユ・アドレス・カウンタ１１３がインクレメント
される。RAS入力バツフア・コントロール論理
部１１４を通してRAS系クロツク発生回路１１
５がリセツトされ回路全体がリセツト・プリチヤ
ージ期間に入り、以後この状態を維持する。

（）ののリセツト期間中にが活
性化される場合は直ちに内部リフレツシユ・コン
トロール・クロツク発生回路１０９が作動し、リ
セツト・プリチヤージ動作の終了確認信号を受け
て内部リフレツシユのサイクル信号が活性化され
る。（）と同様にRAS入力バツフア・コントロ
ール論理部１１４を通してRAS系クロツク発生
回路１１５が動作し、リフレツシユ・アドレス・
カウンタ１１３で指定されるワード線上のメモリ
セルがリフレツシユされる。リフレツシユ動作完
了後内部リフレツシユのサイクル信号がリセツト
され、リフレツシユ・アドレス・カウンタ１１３
がインクレメントされて回路全体がリセツト・プ
リチヤージ期間に入る。（）は、RESHを上限
はなく、ある規格時間以上長く活性化した場合に
相当し、AUTO REFRESHが行なわれる。この
場合、一定周期の発振回路出力が必要であり、通
常、基板電源発生回路１１０で用いられる発振回
路１１１が併用される。が活性化されてあ
る規格時間経過すると、AUTO REFRESHタイ
ミング発生回路１１２よりAUTO REFRESHの
サイクル信号が活性化され、RAS入力バツフ
ア・コントロール論理部１１４を通してRAS系
クロツク発生回路１１５が動作し、リフレツシ
ユ・アドレス・カウンタ１１３で指定されるワー
ド線上のメモリセルがリフレツシユされる。
RFSHが活性化されている期間、RAS入力バツ
フア・コントロール論理部は、RAS入力を受け
入れず、その後周期的に発生するAUTO
REFRESHのサイクル信号のみ、受け付ける。
従つて、このAUTO REFRESHのサイクル信号
により、回路全体の動作が支配され、リフレツシ
ユ動作、次いで完了後リフレツシユ・アドレス・
カウンタ１１３のインクレメント及びリセツト・
プリチヤージ動作をが低レベルに保たれる
限り続けることになる。

次に本方式を導入した２クロツク・マルチアド
レス方式のRAMの具体的な実施回路例を第４図
１〜９に本発明に関する動作を中心にした主要タ
イミングの動作波形図を第５図に示し、説明を進
める。上記（）〜（）に対応させて以下説明
すると、まず（）のが非活性のときのサ
イクル動作では、第４図１で、RFF₁，RFAA
１，RFPP１，RFAA２，RFPP２，AR０及び
AR０という内部リフレツシユをコントロールす
るタイミングはすべて低レベルにあり、RAS入
力バツフア・コントロール論理部１１４の節点１
は（V_DD―閾値電圧）レベルとなつてMOST Ｑ
７が導理し、節点２にはのレベルがそのま
まあらわれる。が活性化されると、第４図
２に示す相互関連を有してRAS系クロツク発生
回路１１５が作動し、RAS，RAS０，SAS１，
……，SE３という活性化タイミングが順次上昇
して、選択されたワード線上のメモリセルのリフ
レツシユが行なわれる。に続いて、が
活性化されると、選択メモリセルと、データ入出
力回路が接続され、セルの内容が読み出された
り、或いは入力に応じて、セルに入力データ
が書き込まれる。以下述べる内部リフレツシユを
行なうために活性動作（リフレツシユ）及びリセ
ツト・プリチヤージ動作の終了確認信号が論理的
に必要であり、第４図３に示すように最後の活性
化タイミングSE３を受けて活性動作（リード、
アーリイライト）終了確認信号AEND、及び最
後のプリチヤージ・タイミングXP３を受けてリ
セツトプリチヤージ動作終了確認信号PENDとし
て、それぞれ発生させている。第４図４に示すよ
うにが活性化されると、まずRFがV_DDレベ
ルまで上昇し、次にRFPが低レベルに移行し、
次いでRF１がV_DDレベルまで上昇する。こられ
３本のタイミングは共にに同期したレベル
変化を示す。本発明の方式を用いた（）につい
ては、第５図に動作波形図が示してある。第５図
においてはＡは活性期間、Ｐはリセツトプリチヤ
ージ期間、Ｒは内部リフレツシユ期間を、INCは
リフレツシユアドレスカウンタがインクレメント
される時点を示す。の活性期間中に、
PFSHが活性化されると、第４図５の回路におい
てRF１の上昇を受けて節点３７が上昇する。第
４図１に示すように、RASR，XPRはそれぞれ
RAS入力に同期し、第４図４の内部リフレツシ
ユ・コントロール・クロツク発生回路とは切り離
された活性化タイミング、リセツト・プリチヤー
ジ・タイミングであり、節点３７はの活性
期間でのみ上昇し得る。節点３７の上昇を受けて
MOST Ｑ８０〜Ｑ８９から構成されるバツフア
回路が応答し、節点４２が上昇してV_DDレベルま
で達する。接点４２の上昇時点で、節点４０は大
地電位に移移行し、MOST Ｑ８６は非導通とな
り、節点４２はRF１と切り離され、残りの
の活性期間は、V_DDレベルに保たれる。MOST
Ｑ９０により節点４３は（V_DD―閾値電圧）レベ
ルに充電されるが、節点４６もRASRにより同じ
レベルにあり、MOST Ｑ９４の電流能力を
MOST Ｑ９３より充分大きく採つて、RFAA１
は低レベルに維持される。がリセツトされ
て、リセツト・プリチヤージ期間に入ると第４図
１でRAS，RAS０が低レベルに移行して、リセ
ツト・プリチヤージ動作が開始されると共に、
RASRが低レベルに移行し、XPRがV_DDレベルま
で上昇する。節点４２はXPRにより大地電位に
移行するが、節点４３は、（V_DD―閾値電圧）レ
ベルのままダイナミツクに維持される。リセツ
ト・プリチヤージ動作が完了すると確認の信号
PENDが活性化され、節点４６が低レベル移行し
てMOST Ｑ９４が非導通になり、RFAA１が上
昇しV_DDレベルに達する。第４図１でMOST Ｑ
３が導通し、節点１が低レベルに移行して、
MOST Ｑ７が非導通になり、入力と節点２
が切り離される。MOST Ｑ９も導通するので節
点２は大地電位に移行し、RASが上昇して
RRAS系クロツク発生回路は活性期間に入る。行
デコーダ回路は、第４図１０のように構成され、
アドレス・インバータ・バツフア出力、リフレツ
シユ・アドレス・カウンタ出力のいずれかが、デ
コーダ入力となるよう、切換えスイツチが入つて
いる。RFAA１の上昇により、節点Ｂ２は大地
電位となり、MOST QQ５が非導通になつて、
アドレス・インバータ出力とデコーダ入力が切り
離される一方、MOST QQ６を通して、リフレ
ツシユ・アドレス・カウンタ出力が、デコーダ入
力に伝えられる。これにより選択されたワード線
上のメモリセルがリフレツシユされる。同じ第４
図１０に示すようにRFAA１の上昇により、初
段CASが低レベルに抑えられ、CAS系クロツク
発生回路は全く動作できず、リフレツシユ動作の
のみが行なわれる。リフレツシユ動作が完了し、
AENDが上昇すると、第４図５で節点４８が追
随して上昇し、MOST Ｑ９１及びＱ９５が導通
して、RFAA１は大地電位に移行する。RFAA
１の低レベルの変化を受けて、第４図９に示す回
路により、リフレツシユ・アドレス・カウンタが
インクレメントされると共に第４図６に示す
RFPP１が上昇する。第４図１で節点２は入
力と切り離されたままMOST Ｑ８により（V_DD
―閾値電圧）レベルまで上昇しRASが低レベル
に移行してRAS系クロツク発生回路はリセツ
ト・プリチヤージ期間に入る。このリセツト・プ
リチヤージ動作が完了すると、の活性期間
でのパルス活性化に対する回路動作は終了
する。

（）ののリセツト期間中にが活
性化される場合は、第４図７で節点５７がRF１
に追随して上昇し、節点６２が（V_DD―閾値電
圧）レベルに充電されて節点６１及び節点６５が
低レベルに移行してからRFAA２がV_DDレベルま
で上昇する。節点６１は節点５７の上昇を受け
て、一方節点６５はリセツト・プリチヤージ動作
が終了した時点で上昇するPENDを受けて、それ
ぞれ大地電位に移行する。RFAA２の上昇によ
り第４図１で節点２が低レベルに移行し、RAS
が上昇して、RAS系クロツク発生回路は活性期
間に入る。RFAA１と全く同様にリフレツシ
ユ・アドレス・カウンタで指定されるワード線上
のメモリセルがリフレツシユされ動作が終了して
AENDが上昇すると第４図７からわかるように
RFAA２は大地電位に移行し、その直後RFPP２
が上昇する。RFAA２の低レベルへの変化を受
けて、リフレツシユ・アドレス・カウンタがイン
クレメントされると共に第４図１で節点１は
（V_DD―閾値電圧）レベルまで上昇し、MOST Ｑ
７が導通して節点２には、の高レベルがあ
らわれる。そこで、RAS系クロツク発生回路は
リセツト・プリチヤージ期間に入り動作が完了す
れば（）の場合の回路動作は終了する。

（）のをある規格時間以上活性化した
場合に行なわれる。AUTO REFRESHは第４図
８に示す回路によりコントロールされる。
が高レベルの間、カウンタは初期条件にセツトさ
れ、低レベルに移行して活性化されると、
MOST QH０を通して発振回路の出力がカウン
タに伝えられる。カウンタ最終段の出力
は、AUTO REFRESHのタイミングを決定し、
初期は高レベルでが低レベルに移行してあ
る時間経過する。と低レベルに変化する。このと
き、AR０が上昇し、第４図１で節点２が大地電
位に移行するためRAS系クロツク発生回路は活
性期間に入る。リフレツシユ動作はRFAA１及
びRFAA２の場合と全く同様である。AR０はリ
フレツシユ動作が終了してAENDが上昇すると、
低レベル移行し、第４図８の０が上昇して節
点２が上昇するためRAS系クロツク発生回路は
リセツト・プリチヤージ期間に入る。以後
ARCYCが高レベルから低レベルの変化を示すま
でリセツト・プリチヤージ状態のままとなる。
RFSHが低レベルに保たれる限りRF１は高レベ
ルで第４図１の節点１が低レベルとなるため、
RAS入力と節点２は切り離され、RAS系はクロ
ツク発生回路の動作は、AR０及び０により
コントロールされる。は発振回路の出力
を受けるカウンタ応答であるからが低レベ
ルである間一定サイクルの波形となり、内部リフ
レツシユが自動的に継続して行なわれる。以上第
４図及び第５図により本発明の具体的な実施例が
説明された。

以上述べたように本発明によると、行ストロー
ブ信号の活性期間中に活性化されるリフレツシユ
コントロール信号を受けるとこれを内部回路でラ
ツチし、行ストローブ信号がリセツトされて、リ
セツト・プリチヤージ期間に入り、リセツト・プ
リチヤージ動作の紙了確認信号が発生するまでラ
ツチ状態に維持し、この確認信号が上昇すると、
ラツチ信号を受けて回路は自動的に内部リフレツ
シユ期間に入り、リフレツシユ・アドレス・カウ
ンタで指定される行アドレスに対応するワード線
上のメモリセルがリフレツシユされ、この内部リ
フレツシユ動作が完了すると確認信号が発生し、
回路は自動的にリセツト・プリチヤージ期間に移
行して以後リセツト・プリチヤージ状態を持続す
るという内部リフレツシユ方式が得られ、２クロ
ツク・マルチアドレス入力方式のダイナミツク
RAMで行ストローブ信号の活性期間中に活性化
されるリフレツシユ・コントロール信号に対して
も内部リフレツシユが可能となり、実使用上柔軟
性をもたせることができる。

【図面の簡単な説明】

第１図Ａ〜Ｄはそれぞれ内部リフレツシユが可
能な従来の，を基本クロツクとするダイナ
ミツクRAMでの活性期間中でのクロツク
印加による内部リフレツシユの回路方式を説明す
る波形図であり、第２図は，を基本ク
ロツクとする２クロツク・マルチアドレス入力方
式のダイナミツクRAMでのの活性期間中で
のクロツク印加による内部リフレツシユを
可能にする本発明の方式説明を説明する波形図で
あり、第３図は本発明の方式を導入した２クロツ
ク・マルチアドレス方式のRAMの回路ブロツク
図であり、第４図１〜１０は本方式を導入した２
クロツク・マルチアドレス方式のRAMの具体的
な回路実施例をそれぞれ示す回路図、第５図は第
４図の回路において、本発明に関する動作を中心
にした主要タイミングの動作波形図である。 図中の記号、Ｑ１〜Ｑ９……MOSトランジス
タ番号、１〜Ｃ０……節点番号、１０１……メモ
リマトリツクス、１０２……データＩ／Ｏゲー
ト、１０３……列デコーダ、１０４……列アドレ
ススインバータバツフア、１０５……データ出力
バツフア、１０６……データ入力バツフア、１１
３……リフレツシユアドレスカウンタ。

Claims (1)

【特許請求の範囲】
1. １ 行ストローブ信号、列ストローブ信号および
   リフレツシユコントロール信号を入力として有
   し、前記行ストローブ信号の活性化により指定さ
   れた行のメモリセルをリフレツシユし、前記行ス
   トローブ信号が非活性のときにリセツトを開始す
   るリフレツシユ手段と、リフレツシユすべき行ア
   ドレスを発生するアドレス手段と、前記リセツト
   が終了するとリセツト終了確認信号を発生する手
   段と、前記行ストローブ信号が活性のときに前記
   リフレツシユコントロール信号を保持する手段
   と、前記リフレツシユコントロール信号の活性化
   後の前記行ストローブ信号の非活性化に応答して
   行なわれるリセツトの終了を示す前記リセツト終
   了確認信号および保持されたリフレツシユコント
   ロール信号に応答して前記アドレス手段によつて
   指定された行のメモリセルをリフレツシユせしめ
   る手段を備えたことを特徴とするメモリ装置。