JPS613523A - バイポ−ラ論理回路 - Google Patents
バイポ−ラ論理回路Info
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- JPS613523A JPS613523A JP60037732A JP3773285A JPS613523A JP S613523 A JPS613523 A JP S613523A JP 60037732 A JP60037732 A JP 60037732A JP 3773285 A JP3773285 A JP 3773285A JP S613523 A JPS613523 A JP S613523A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/084—Diode-transistor logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/619—Combinations of lateral BJTs and one or more of diodes, resistors or capacitors
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- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は広くは論理回路に関し、特にダイオード・ト
ランジスタ論理（ＤＴＬ）の改良に関するものである。
ランジスタ論理（ＤＴＬ）の改良に関するものである。
ここで開示されるのは、高速且つ高出力特性をもつ新規
疫バイポーラ論理回路である。この論理回路は、トラン
ジスタ出力段の入力における、論理を実行する入力ダイ
オードと、それとは逆極性のレベル・シフト・ダイオー
ドとの間の、独特の動的小数キャリア・チャージ交換機
構に基づくものである。これを実行するだめに、入力用
（まだは論理用）ダイオードとレベル・シフト・ダイオ
ードとは、°“大きなτ、］ヲもつダイオード゛として
レイアウトされている。ここでτ８とは小数キャリアの
チャージ蓄積時定数である。こうして、定常動作の間の
きわめて小さい直流電流（この結果、直流電力の消費量
がきわめて小さくなる）にもかかわらず、出力トランジ
スタのターンオフ及びターンオン時の動的な高いスイッ
チング電流が達成される。
疫バイポーラ論理回路である。この論理回路は、トラン
ジスタ出力段の入力における、論理を実行する入力ダイ
オードと、それとは逆極性のレベル・シフト・ダイオー
ドとの間の、独特の動的小数キャリア・チャージ交換機
構に基づくものである。これを実行するだめに、入力用
（まだは論理用）ダイオードとレベル・シフト・ダイオ
ードとは、°“大きなτ、］ヲもつダイオード゛として
レイアウトされている。ここでτ８とは小数キャリアの
チャージ蓄積時定数である。こうして、定常動作の間の
きわめて小さい直流電流（この結果、直流電力の消費量
がきわめて小さくなる）にもかかわらず、出力トランジ
スタのターンオフ及びターンオン時の動的な高いスイッ
チング電流が達成される。
近年、チップ上の回路の集積密度が著しく高まるにつれ
て、論理ゲートの電力消費量を出来るだけ低減する一方
、そのスイッチング速度を出来るだけ高めることがます
ます重要になｐつつある。
て、論理ゲートの電力消費量を出来るだけ低減する一方
、そのスイッチング速度を出来るだけ高めることがます
ます重要になｐつつある。
電界効果トランジスタ（ＰＥＴ）技術の分野では、相補
的金属酸化半導体（０ＭＯ８）タイプの回路が上述の状
況に対して好捷しい妥協案を提示することに成功してい
る。というのは、０ＭＯ８では、一方から他方へのスイ
ッチング状態の切換時にのみ電力が消費され、静止状態
捷たは定常状態ではほとんど電力消費がないからである
。
的金属酸化半導体（０ＭＯ８）タイプの回路が上述の状
況に対して好捷しい妥協案を提示することに成功してい
る。というのは、０ＭＯ８では、一方から他方へのスイ
ッチング状態の切換時にのみ電力が消費され、静止状態
捷たは定常状態ではほとんど電力消費がないからである
。
そこで、０ＭＯ８の概念をバイポーラ技術の分野に翻案
すべく多くの試みがなされている。例えば、米国特許第
３９５６６４１号には、０ＭＯ８のバイポーラ技術への
適用は原理的には実行可能であるけれども、実際にそれ
を実施することは未だ十分に満足のゆくものでないとい
う旨が述べられている。すなわち逢着する主要な困難は
、バイポー２・トランジスタのベースには入力電流を供
給する必要があり、そのベース電流が適当な回路手段に
よって制限されなくてはならないということである。周
知のように、バイポーラ・デバイスはＭＯＳデバイスよ
シも本質的に高速であるため、小さい電力消費量と、切
換時の塙速スイッチング特性とをもつバイポーラ論理回
路を提供することは大いに望まれている。
すべく多くの試みがなされている。例えば、米国特許第
３９５６６４１号には、０ＭＯ８のバイポーラ技術への
適用は原理的には実行可能であるけれども、実際にそれ
を実施することは未だ十分に満足のゆくものでないとい
う旨が述べられている。すなわち逢着する主要な困難は
、バイポー２・トランジスタのベースには入力電流を供
給する必要があり、そのベース電流が適当な回路手段に
よって制限されなくてはならないということである。周
知のように、バイポーラ・デバイスはＭＯＳデバイスよ
シも本質的に高速であるため、小さい電力消費量と、切
換時の塙速スイッチング特性とをもつバイポーラ論理回
路を提供することは大いに望まれている。
さて、バイポーラ論理回路のスキームとしてはさまざま
なものが提示されており、そのうちの一つにダイオード
・トランジスタ論理（ＤＴＬ）がある。伺、ＤＴＬの詳
細については以下に示す文献を参照されたい。
なものが提示されており、そのうちの一つにダイオード
・トランジスタ論理（ＤＴＬ）がある。伺、ＤＴＬの詳
細については以下に示す文献を参照されたい。
（＋） Ｄ、に、 リン（Ｌｙｎｎ）他著、′°集
積回路の解析と設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
ｓ） ”、マグロウヒル社刊、１９６７、ｐｐ、２４６
−２５８ （ｉｔ） Ｈ，Ｌカメンジンド（Ｃａｍｅｎ ｚ ｉ
ｎｄ ）著、６集積電子工学のだめの回路設計（Ｃｉ
ｒｃｕｉｔＤｅｓｉｇｎ ｆｏｒ Ｉｎｔｅｇｒａｔｅ
ｄ Ｅｌｅｃｔｒｏｎｉｃｓ）”、アデイソンーウエス
リー出版社（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌ
ｉｓｈｉｎｇ Ｃｏｍｐａｎｙ ）刊、１９６８、ｐ
ｐ、１５０．１５１ （ｌｉｔ） エレクトｏ＝クス（Ｅｌｅｃｔｒｏｎｉ
ｃｓ ） 誌、１９６７年３月６日発行号、Ｉ）Ｉ）、
１４９．１５０従来のＤＴＬゲートについても、それら
の動的性質を改良すべくさまざまな方法で変更がなされ
ているが、これらのＤＴＬゲートの意図は専ら出力用ト
ランジスタのターンオフ時間の低減にあった。この目的
のために、入力用ダイオードとは異なる、ある種のチャ
ージ蓄積能力をもつレベル・シフトダイオードを使用す
ることが提案されている。ところが、ＤＴＬ回路の長く
華々しい歴史にもかかわらず、今日まで、（典型的には
バイポーラ論理を示すものとしての）ＤＴＬ回路は、ス
イッチング速度と消費電力の特性において、例えばＣＭ
ＯＳと十分に競合しうるものとはなっていない。
積回路の解析と設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
ｓ） ”、マグロウヒル社刊、１９６７、ｐｐ、２４６
−２５８ （ｉｔ） Ｈ，Ｌカメンジンド（Ｃａｍｅｎ ｚ ｉ
ｎｄ ）著、６集積電子工学のだめの回路設計（Ｃｉ
ｒｃｕｉｔＤｅｓｉｇｎ ｆｏｒ Ｉｎｔｅｇｒａｔｅ
ｄ Ｅｌｅｃｔｒｏｎｉｃｓ）”、アデイソンーウエス
リー出版社（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌ
ｉｓｈｉｎｇ Ｃｏｍｐａｎｙ ）刊、１９６８、ｐ
ｐ、１５０．１５１ （ｌｉｔ） エレクトｏ＝クス（Ｅｌｅｃｔｒｏｎｉ
ｃｓ ） 誌、１９６７年３月６日発行号、Ｉ）Ｉ）、
１４９．１５０従来のＤＴＬゲートについても、それら
の動的性質を改良すべくさまざまな方法で変更がなされ
ているが、これらのＤＴＬゲートの意図は専ら出力用ト
ランジスタのターンオフ時間の低減にあった。この目的
のために、入力用ダイオードとは異なる、ある種のチャ
ージ蓄積能力をもつレベル・シフトダイオードを使用す
ることが提案されている。ところが、ＤＴＬ回路の長く
華々しい歴史にもかかわらず、今日まで、（典型的には
バイポーラ論理を示すものとしての）ＤＴＬ回路は、ス
イッチング速度と消費電力の特性において、例えばＣＭ
ＯＳと十分に競合しうるものとはなっていない。
この発明の目的は、高いスイッチング速度と小さい消費
電力をもつバイポーラ論理回路を提供することにある。
電力をもつバイポーラ論理回路を提供することにある。
この発明の別の目的は、ｃＭｏｓ技術に類似する方法で
論理ゲートの低電力駆動を可能ならしめるとともに、併
せてきわめて高いスイッチング速度を実現するバイポー
ラ論理回路を提供することにある。
論理ゲートの低電力駆動を可能ならしめるとともに、併
せてきわめて高いスイッチング速度を実現するバイポー
ラ論理回路を提供することにある。
この発明によれば、トランジスタの出力段の入力におけ
る、論理を実行する入力ダイオードと、それとは逆極性
のレベル・シフト・ダイオードとの間の、独特の動的小
数キャリア・チャージ交換機構に基づき、きわめて高速
且つ低消費電力の特性をもつ新規なバイポーラ論理回路
が与えられる。
る、論理を実行する入力ダイオードと、それとは逆極性
のレベル・シフト・ダイオードとの間の、独特の動的小
数キャリア・チャージ交換機構に基づき、きわめて高速
且つ低消費電力の特性をもつ新規なバイポーラ論理回路
が与えられる。
この論理回路の効果は、動的チャージ移送プロセスニヨ
リスイッチング動作が高速化されるように、上記ダイオ
ードを設けたことに基づいている。これを実行ｊるため
に、入力用（または論理用）ダイオードとレベル・シフ
ト・ダイオードとは、パ大きなＴ８をもつダイオードと
してレイアウトされている。ここでτ とは小数キャリ
アのチャージ蓄積時定数である。こうして、定常動作の
間のきわめて小さい直流電流（この結果、直流電力の消
費量が酋わめて小さくなる）にもかかわらず、出力トラ
ンジスタのターンオフ及びターンオン時の動的な高いス
イッチング電流が達成される。
リスイッチング動作が高速化されるように、上記ダイオ
ードを設けたことに基づいている。これを実行ｊるため
に、入力用（または論理用）ダイオードとレベル・シフ
ト・ダイオードとは、パ大きなＴ８をもつダイオードと
してレイアウトされている。ここでτ とは小数キャリ
アのチャージ蓄積時定数である。こうして、定常動作の
間のきわめて小さい直流電流（この結果、直流電力の消
費量が酋わめて小さくなる）にもかかわらず、出力トラ
ンジスタのターンオフ及びターンオン時の動的な高いス
イッチング電流が達成される。
第１図は、本発明に基づくバイポーラ論理回路の図式的
な回路図であり、同図において、（入力用）のダイオー
ドＤ１、Ｄ２とそれらとは逆極性のレベル・シフト・ダ
イオードＤ３との間では小数キャリア・チャージの交換
が行なわれる。この回路のすぐれた効果は、動的チャー
ジ移送プロセスによりスイッチング動作が高速化される
ように、上記ダイオードＤ１、Ｄ２、Ｄ３を特に形成し
たことに基づいている。
な回路図であり、同図において、（入力用）のダイオー
ドＤ１、Ｄ２とそれらとは逆極性のレベル・シフト・ダ
イオードＤ３との間では小数キャリア・チャージの交換
が行なわれる。この回路のすぐれた効果は、動的チャー
ジ移送プロセスによりスイッチング動作が高速化される
ように、上記ダイオードＤ１、Ｄ２、Ｄ３を特に形成し
たことに基づいている。
この回路の新規な特性を説明する前に、この回路の定常
的または直流構成及び回路機能について説明しよう。今
しばらく容量性素子（Ｃ８１〜Ｃ８３）を無視すると、
第１図は典型的な従来の入力結合ＤＴＬゲートをあられ
すことになる。そして、ダイオードＤＩ、Ｄ２が論理動
作を実行し、一方ダイオードＤ３がオフセット電圧を与
える。
的または直流構成及び回路機能について説明しよう。今
しばらく容量性素子（Ｃ８１〜Ｃ８３）を無視すると、
第１図は典型的な従来の入力結合ＤＴＬゲートをあられ
すことになる。そして、ダイオードＤＩ、Ｄ２が論理動
作を実行し、一方ダイオードＤ３がオフセット電圧を与
える。
このとき、耐雑音特性を高めたいと考えるなら１個また
は複数個のダイオードがダイオードＤ３と直列に接続さ
れる。 トランジスタＴ１及びＴ２は論理反転により結
合された増幅を行う。第１図の実施例では、出力段は電
源ＶＢとアースの間に接続したＮＰＮ ）ランジスタＴ
１とＰＮＰ トランジスタＴ２をもつ相補的なバイポー
ラ・トランジスタ・プッシュプル・ドライバとして形成
されている。尚、この回路が好適なタイプではあるが、
別のタイプのプッシュプル・ドライバも同様に使用する
ことができる。電源電圧ＶＢの好ましい値は１個のトラ
ンジスタのベース・エミッタ電圧と、２個のトランジス
タのベース・エミッタ電圧との間、すなわち０．７ボル
トと１．４ボルトの間であり、例えば１０ボルトである
つ電流源ＩＩ、Ｉ２は図式的に示されており、ゲートの
定常動作に対して直流電流を供給する。これらの電流源
は（典型的には大きな）抵抗を第１図にＶＰ及びＶＮで
示す電圧源にそれぞれ（典型的には大きい抵抗値をもつ
）抵抗を接続することによシ周知の方法で形成される。
は複数個のダイオードがダイオードＤ３と直列に接続さ
れる。 トランジスタＴ１及びＴ２は論理反転により結
合された増幅を行う。第１図の実施例では、出力段は電
源ＶＢとアースの間に接続したＮＰＮ ）ランジスタＴ
１とＰＮＰ トランジスタＴ２をもつ相補的なバイポー
ラ・トランジスタ・プッシュプル・ドライバとして形成
されている。尚、この回路が好適なタイプではあるが、
別のタイプのプッシュプル・ドライバも同様に使用する
ことができる。電源電圧ＶＢの好ましい値は１個のトラ
ンジスタのベース・エミッタ電圧と、２個のトランジス
タのベース・エミッタ電圧との間、すなわち０．７ボル
トと１．４ボルトの間であり、例えば１０ボルトである
つ電流源ＩＩ、Ｉ２は図式的に示されており、ゲートの
定常動作に対して直流電流を供給する。これらの電流源
は（典型的には大きな）抵抗を第１図にＶＰ及びＶＮで
示す電圧源にそれぞれ（典型的には大きい抵抗値をもつ
）抵抗を接続することによシ周知の方法で形成される。
同、ＶＰはダイオードＤ３のアノード電位よりも高く、
ｖＮはダイオードＤ３のカソード電位よりも低くなるよ
うにそれぞれ設定されている。電流源はもちろん、トラ
ンジスタで構成してもよい。その例は後に示そう。
ｖＮはダイオードＤ３のカソード電位よりも低くなるよ
うにそれぞれ設定されている。電流源はもちろん、トラ
ンジスタで構成してもよい。その例は後に示そう。
第１図において、２つの入力Ａ、Ｈのうち少くとも１つ
が高電位（例えば０．９ボルト）にあれば、電流１１が
ダイオードＤ１またはＤ２を流れる。
が高電位（例えば０．９ボルト）にあれば、電流１１が
ダイオードＤ１またはＤ２を流れる。
このときノードＥでの電位は、ダイオードＤ３をほぼ非
導通に保つ程度に十分高い（例えば０２ボルト）にある
。こうして電流■２がＮＰＮトランジスタＴＩのベース
に流入してトランジスタＴ１を導通させ、これにより出
力Ｃの電位は低信号レベルに対応するほぼ０．２ボルト
となる。これと同時に、ＰＮＰ）ランジスタＴ２のベー
ス・エミッタ電圧が、トランジスタＴ２を実質的にオフ
に保つ程度に十分小さくなる。
導通に保つ程度に十分高い（例えば０２ボルト）にある
。こうして電流■２がＮＰＮトランジスタＴＩのベース
に流入してトランジスタＴ１を導通させ、これにより出
力Ｃの電位は低信号レベルに対応するほぼ０．２ボルト
となる。これと同時に、ＰＮＰ）ランジスタＴ２のベー
ス・エミッタ電圧が、トランジスタＴ２を実質的にオフ
に保つ程度に十分小さくなる。
入力用ダイオードＤＩ、Ｄ２がともに非導通になって電
流■１がダイオードＤ３を介して流れるのは、入力Ａ及
びＢがともに低電位レベルにあるときだけである。その
結果として、ベース電流■Ｂ２（第１図）＝１１−Ｉ２
が流れ、それによりＰＮＰトランジスタＴ２がターン・
オンされる。
流■１がダイオードＤ３を介して流れるのは、入力Ａ及
びＢがともに低電位レベルにあるときだけである。その
結果として、ベース電流■Ｂ２（第１図）＝１１−Ｉ２
が流れ、それによりＰＮＰトランジスタＴ２がターン・
オンされる。
尚、このことはＩｌ＞Ｉ２である場合にあてはまるので
あり、例えばＩ １＝２ＸＩ ２であると仮定する。こ
れらの状況の下では、ＮＰＮ）ランジスタＴ１のベース
・エミッタ電圧が、そのトランジスタＴＩを実質的に非
導通にする程度に小さく、このことは出力Ｃの高レベル
信号状態をもたらす。
あり、例えばＩ １＝２ＸＩ ２であると仮定する。こ
れらの状況の下では、ＮＰＮ）ランジスタＴ１のベース
・エミッタ電圧が、そのトランジスタＴＩを実質的に非
導通にする程度に小さく、このことは出力Ｃの高レベル
信号状態をもたらす。
上述の記載から、第１図のゲートがＮＯＲ機能をもつこ
とが見てとれよう、というのは、入力Ａ。
とが見てとれよう、というのは、入力Ａ。
Ｂのうち少くとも一方が高レベルであるときけ常に、出
力Ｃが低レベルになるからである。そのことは、低レベ
ルを°゛０″で、高レベルを”°１”であられすという
”正論理”規則に基づき、第２図の論理テーブルに詳し
く示されている。尚もちろん、例えば°゛負論理″のよ
うな別の論理レベルの定義を想定することもでき、この
場合は実行される論理機能に対応して変更が行なわれる
。これらの詳細についても、上述のり、に、リンらの書
物を参照されたい。
力Ｃが低レベルになるからである。そのことは、低レベ
ルを°゛０″で、高レベルを”°１”であられすという
”正論理”規則に基づき、第２図の論理テーブルに詳し
く示されている。尚もちろん、例えば°゛負論理″のよ
うな別の論理レベルの定義を想定することもでき、この
場合は実行される論理機能に対応して変更が行なわれる
。これらの詳細についても、上述のり、に、リンらの書
物を参照されたい。
既に述べたことを繰り返すと、本発明の論理回路の高速
・高出力特性は独特の動的小数キャリア・チャージ交換
機構に基づいている。このことを達成するためには、入
力または論理用のダイオードＤ１、Ｄ２のみならずレベ
ル・シフト・ダイオードＤ３も°大きなτ５をもつダイ
オード″′（τ。
・高出力特性は独特の動的小数キャリア・チャージ交換
機構に基づいている。このことを達成するためには、入
力または論理用のダイオードＤ１、Ｄ２のみならずレベ
ル・シフト・ダイオードＤ３も°大きなτ５をもつダイ
オード″′（τ。
は小数キャリアのチャージ蓄電時定数）としてレイアウ
トされることが重要である。すなわち、ダイオードＤＩ
、Ｄ２、Ｄ３は相当に大きい静電容量を有するべきであ
り、その容量部分は第１図においてダイオードＤ１、Ｄ
２、Ｄ３に対してそれぞれＣ８１、Ｃ８２、Ｃ８３とし
て示されている。
トされることが重要である。すなわち、ダイオードＤＩ
、Ｄ２、Ｄ３は相当に大きい静電容量を有するべきであ
り、その容量部分は第１図においてダイオードＤ１、Ｄ
２、Ｄ３に対してそれぞれＣ８１、Ｃ８２、Ｃ８３とし
て示されている。
入力が２個よりも多い場合にも、もちろんそれと同様の
ことが複数の入力用ダイオードのそれぞれについてあて
はまる。この発明の主な意図は、きわめて小さい直流駆
動電流（これは好適にも電力消費量がきわめて小さいこ
とを意味する）にもかかわらず、出力用トランジスタの
ターン・オフとターン・オンの動的な高いスイッチング
電流が達成され、以てスイッチング速度と出力の著しい
改良がはかられる、という点にある。
ことが複数の入力用ダイオードのそれぞれについてあて
はまる。この発明の主な意図は、きわめて小さい直流駆
動電流（これは好適にも電力消費量がきわめて小さいこ
とを意味する）にもかかわらず、出力用トランジスタの
ターン・オフとターン・オンの動的な高いスイッチング
電流が達成され、以てスイッチング速度と出力の著しい
改良がはかられる、という点にある。
第１図の回路の動的な機能を説明するためにここで第３
図を参照すると、同図には入出力電圧の電圧レベルと、
上述したチャージ交換機構が図式的に示されている。ま
た、第３図においてＨは″高レベル″を、Ｌは°“低レ
ベル″を、それぞれあられすものとする。さらに、ＱＳ
ｌ、ＱＳ２、ＱＳ３は、それぞれダイオードＤ１、Ｄ２
、Ｄ３における、ある時間に蓄電されているチャージの
量をあられすものとする。
図を参照すると、同図には入出力電圧の電圧レベルと、
上述したチャージ交換機構が図式的に示されている。ま
た、第３図においてＨは″高レベル″を、Ｌは°“低レ
ベル″を、それぞれあられすものとする。さらに、ＱＳ
ｌ、ＱＳ２、ＱＳ３は、それぞれダイオードＤ１、Ｄ２
、Ｄ３における、ある時間に蓄電されているチャージの
量をあられすものとする。
さて、前に説明したように、入力信号の状態に対応して
、ダイオードＤ３か、ダイオードＤＩ、Ｄ２のうち少く
とも１つかのどちらかが導通状態にある。そして、τ
をダイオードのチャージ蓄積時定数とすると、導電状態
におい、てダイオードに蓄えられる小数キャリアのチャ
ージはＱＳ＝１１×τ である。そこで第３図の時間ｔ
１に先行する、入力Ａ、Ｂがともに低レベルにある状態
では、ダイオードＤ３には定常状態でＱＳ３＝ＱＳの小
数キャリアのチャージが蓄えられる。次に時間ｔ１では
、入力Ａが高レベルに立ち上がり、とれにより前述した
定常回路動作によりダイオードＤ３が非導通になる。こ
の切捨動作により、ダイオードＤ３に対応するキャパツ
タＣ８３の放電が行なわれる。すると、これにより放電
されたチャージＱＳが入力用ダイオードＤ１に対応する
キヤパツタＣ８１に運ばれる。さらに、それと等量のチ
ャージＱＳが、出力段のトランジスタＴＩのベース・エ
ミッタダイオード中に汲み入れられる。
、ダイオードＤ３か、ダイオードＤＩ、Ｄ２のうち少く
とも１つかのどちらかが導通状態にある。そして、τ
をダイオードのチャージ蓄積時定数とすると、導電状態
におい、てダイオードに蓄えられる小数キャリアのチャ
ージはＱＳ＝１１×τ である。そこで第３図の時間ｔ
１に先行する、入力Ａ、Ｂがともに低レベルにある状態
では、ダイオードＤ３には定常状態でＱＳ３＝ＱＳの小
数キャリアのチャージが蓄えられる。次に時間ｔ１では
、入力Ａが高レベルに立ち上がり、とれにより前述した
定常回路動作によりダイオードＤ３が非導通になる。こ
の切捨動作により、ダイオードＤ３に対応するキャパツ
タＣ８３の放電が行なわれる。すると、これにより放電
されたチャージＱＳが入力用ダイオードＤ１に対応する
キヤパツタＣ８１に運ばれる。さらに、それと等量のチ
ャージＱＳが、出力段のトランジスタＴＩのベース・エ
ミッタダイオード中に汲み入れられる。
これによって生じる動的な電流Ｉｄｙｎは、入力信号Ａ
を供給するための前段の出力用ドライバによって供給さ
れたものである。トランジスタＴｌ中に瞬間的に供給さ
れたかなり大きいチャージＱＳは、次の関係式に基づき
直接の出力または負荷用電流ＩＬを発生させるはたらき
をもつ：ＱＳ、＝ＩＩＸτ ＝ＩＬＮｘτＮ この式でＩＬＮはコレクタ電流であり、τＮはＮＰＮト
ランジスタＴ１のスイッチング時定数である。上式から
は次の関係式が導かれる；■ＬＮ＝■１×τ、／τＮ このことは、スイッチング期間中では定常状態における
電流■１に比較して、τＳ／τＮ倍だけ大きい動的な遷
移電流ＩＬＮが流れることを意味する。今日の技術水準
と回路設計の可能性を考慮すると、７Ｎ、 Ｔｓの典型
的な値としては、それぞれ００５Ｑｎｓ と５Ｑｎｓ
が達成可能である。この結果、動的な電流とスイッチン
グ速度とを、定常動作の直流電流に対して１０３倍のオ
ーダー程度に高めることが可能である。例を挙げると、
第１図のＮ。
を供給するための前段の出力用ドライバによって供給さ
れたものである。トランジスタＴｌ中に瞬間的に供給さ
れたかなり大きいチャージＱＳは、次の関係式に基づき
直接の出力または負荷用電流ＩＬを発生させるはたらき
をもつ：ＱＳ、＝ＩＩＸτ ＝ＩＬＮｘτＮ この式でＩＬＮはコレクタ電流であり、τＮはＮＰＮト
ランジスタＴ１のスイッチング時定数である。上式から
は次の関係式が導かれる；■ＬＮ＝■１×τ、／τＮ このことは、スイッチング期間中では定常状態における
電流■１に比較して、τＳ／τＮ倍だけ大きい動的な遷
移電流ＩＬＮが流れることを意味する。今日の技術水準
と回路設計の可能性を考慮すると、７Ｎ、 Ｔｓの典型
的な値としては、それぞれ００５Ｑｎｓ と５Ｑｎｓ
が達成可能である。この結果、動的な電流とスイッチン
グ速度とを、定常動作の直流電流に対して１０３倍のオ
ーダー程度に高めることが可能である。例を挙げると、
第１図のＮ。
Ｒゲートが１１＝１μ八程度に小さい直流電流をもつと
すると、このＮＯＲゲートは従来のＩｍＡ程度の直流電
流をもつＤＴＬゲートに等しい回路速度を提供するので
ある。
すると、このＮＯＲゲートは従来のＩｍＡ程度の直流電
流をもつＤＴＬゲートに等しい回路速度を提供するので
ある。
第３図を続けて参照すると、入力Ｂが時間ｔ４で低レベ
ルに立ち下がるものとしよう。すると、蓄積されたチャ
ージＱＳｌがダイオードＤＩからダイオードＤ３に戻さ
れる。これは、前に述べた時間ｔ１での遷移動作に比較
すると、全く逆の動作である。これにより生じる大きな
動的電流により、ＮＰＮトランジスタＴ１のベース・エ
ミッタダイオードのきわめて高速の放電が行々われると
ともに、ＰＮＰトランジスタＴ２が相当に加速された速
度でターン・オンする。この遷移状態のＰＮＰ）ランジ
スタＴ２のコレクタ電流は、次のようになる： ＩＬＰユ■１×τｓ／τＰ また、第３図の時間ｔ２で示すように入力Ａ、Ｂがとも
に高レベル状態にある場合は、蓄えられたチャージＱＳ
がダイオードＤＩ及びＤ２間に分布している。ここで、
一方の入力（例えば人力Ａ）が時間ｔ３で低レベルへス
イッチングされても出力ノードＣには何の変化もあられ
れないが、但しチャージＱＳの全量がダイオードＤ２に
移送される。本発明に基づく新規な論理回路によれば、
ターン・オフ及びターン・オンの電流経路には（電流制
御用の）抵抗が設けられていないので、従来の論理回路
に比較してきわめて大きい遷移電流を発生させることが
できる。
ルに立ち下がるものとしよう。すると、蓄積されたチャ
ージＱＳｌがダイオードＤＩからダイオードＤ３に戻さ
れる。これは、前に述べた時間ｔ１での遷移動作に比較
すると、全く逆の動作である。これにより生じる大きな
動的電流により、ＮＰＮトランジスタＴ１のベース・エ
ミッタダイオードのきわめて高速の放電が行々われると
ともに、ＰＮＰトランジスタＴ２が相当に加速された速
度でターン・オンする。この遷移状態のＰＮＰ）ランジ
スタＴ２のコレクタ電流は、次のようになる： ＩＬＰユ■１×τｓ／τＰ また、第３図の時間ｔ２で示すように入力Ａ、Ｂがとも
に高レベル状態にある場合は、蓄えられたチャージＱＳ
がダイオードＤＩ及びＤ２間に分布している。ここで、
一方の入力（例えば人力Ａ）が時間ｔ３で低レベルへス
イッチングされても出力ノードＣには何の変化もあられ
れないが、但しチャージＱＳの全量がダイオードＤ２に
移送される。本発明に基づく新規な論理回路によれば、
ターン・オフ及びターン・オンの電流経路には（電流制
御用の）抵抗が設けられていないので、従来の論理回路
に比較してきわめて大きい遷移電流を発生させることが
できる。
さて、第４Ａ〜４Ｄ図には、第１図のダイオードとキャ
パシタの組み合わせについての具体的な実施例が示され
ている。すなわち、第４Ａ図はそれの構造を示す図式的
な断面図、第４Ｂ図はそれの等価回路である。第４Ｂ図
では、大きいτ をもつダイオードが示されており、そ
のような太きいτ が必要であることは前に説明したと
おりである。第４Ａ図からは、このダイオード構造が、
例えば、陥入した酸化領域（Ｒ，ＯＸ）からなる深
）い分離構造と、同じ（Ｉ−ＬＯＸからなる
ガード・す／グ構造４１と、濃くドープされた領域（例
えば第４Ａ図の炉型領域）とをからなり、周知の技術を
用いて柚成できることが明らかである。このダイオード
構造は、共通のバイポーラＩＣ層構造（Ｐ 一基板、Ｎ
＋サブコレクタ、Ｎ−エピタキシ）を基板として、Ｐ型
基板とＮ型エピタキンの接合領域４２と、カンード接点
に下方のＮ十カソード接点領域とにより形成される。こ
のＰ、Ｎ接合４２は高速スイッチング用トランジスタよ
シもむしろ、かなシ大きい蓄電定数τ を与えるはたら
きをもつ。このとき、ドーピング濃度と形状とを選択的
に調節することにより、所望の大きさのτ５／τ、比ま
たはτ８／τＰ比を得ることができる。
パシタの組み合わせについての具体的な実施例が示され
ている。すなわち、第４Ａ図はそれの構造を示す図式的
な断面図、第４Ｂ図はそれの等価回路である。第４Ｂ図
では、大きいτ をもつダイオードが示されており、そ
のような太きいτ が必要であることは前に説明したと
おりである。第４Ａ図からは、このダイオード構造が、
例えば、陥入した酸化領域（Ｒ，ＯＸ）からなる深
）い分離構造と、同じ（Ｉ−ＬＯＸからなる
ガード・す／グ構造４１と、濃くドープされた領域（例
えば第４Ａ図の炉型領域）とをからなり、周知の技術を
用いて柚成できることが明らかである。このダイオード
構造は、共通のバイポーラＩＣ層構造（Ｐ 一基板、Ｎ
＋サブコレクタ、Ｎ−エピタキシ）を基板として、Ｐ型
基板とＮ型エピタキンの接合領域４２と、カンード接点
に下方のＮ十カソード接点領域とにより形成される。こ
のＰ、Ｎ接合４２は高速スイッチング用トランジスタよ
シもむしろ、かなシ大きい蓄電定数τ を与えるはたら
きをもつ。このとき、ドーピング濃度と形状とを選択的
に調節することにより、所望の大きさのτ５／τ、比ま
たはτ８／τＰ比を得ることができる。
以上の結果として、本発明の動的論理概念においては、
レベル・シフトまたはオフセット用のダイオードＤ３の
みでなく、論理または入力用のダイオードも大きいτ
をもつ、すなわちチャージの大きさが主として電流に依
存するような容量性のダイオードとして形成することが
本質的であることに注意されたい。尚、通常のキャパ／
タンスは、加えられた電圧にほぼ比例するチャージをも
つが、このことは、本発明には使用するに適合しない性
質である。第４Ｃ図には、本発明に適合する、電流に比
例するチャージをもつダイオードにおける、所望のチャ
ージ（Ｑ）と電圧（Ｖ）の特性が示されている。一方、
第４図には、本発明に適合しない、電圧に比例するチャ
ージをもっ゛°通常の″キャパ／りの特性が示されてい
る。
レベル・シフトまたはオフセット用のダイオードＤ３の
みでなく、論理または入力用のダイオードも大きいτ
をもつ、すなわちチャージの大きさが主として電流に依
存するような容量性のダイオードとして形成することが
本質的であることに注意されたい。尚、通常のキャパ／
タンスは、加えられた電圧にほぼ比例するチャージをも
つが、このことは、本発明には使用するに適合しない性
質である。第４Ｃ図には、本発明に適合する、電流に比
例するチャージをもつダイオードにおける、所望のチャ
ージ（Ｑ）と電圧（Ｖ）の特性が示されている。一方、
第４図には、本発明に適合しない、電圧に比例するチャ
ージをもっ゛°通常の″キャパ／りの特性が示されてい
る。
第５図は、第１図の実施例のより詳細な回路図であり、
この図において第１図と同一の部分については同符号を
付しであるっ第５図においては、第１図の電流源Ｉｆ、
Ｉ２がそれぞれＮＰＮ トランジスタＴ３とＰＮＰ ト
ランジスタＴ４とで形成され、その各々は電源ＶＮとｖ
Ｐとに接続されている。また、ダイオードＤＩ、Ｄ２、
Ｄ３に使用されている特殊な記号は、これらのダイオー
ドが大きなτ５をもつことを示すためのものであろうす
なわち、これらのダイオードの特殊記号は、第３図にお
ける小数キャリア・チャージ蓄電用キャパシタンスＣ８
１、Ｃ８２、Ｃ８３を既に包含しているものであること
を理解されたい。また、第５図においては、第１図の回
路図に追加して寄生的な容量性結合Ｃｔ１、Ｃｔ２が図
示されている。
この図において第１図と同一の部分については同符号を
付しであるっ第５図においては、第１図の電流源Ｉｆ、
Ｉ２がそれぞれＮＰＮ トランジスタＴ３とＰＮＰ ト
ランジスタＴ４とで形成され、その各々は電源ＶＮとｖ
Ｐとに接続されている。また、ダイオードＤＩ、Ｄ２、
Ｄ３に使用されている特殊な記号は、これらのダイオー
ドが大きなτ５をもつことを示すためのものであろうす
なわち、これらのダイオードの特殊記号は、第３図にお
ける小数キャリア・チャージ蓄電用キャパシタンスＣ８
１、Ｃ８２、Ｃ８３を既に包含しているものであること
を理解されたい。また、第５図においては、第１図の回
路図に追加して寄生的な容量性結合Ｃｔ１、Ｃｔ２が図
示されている。
これらは、第１図においては、基本的な概念を理解しや
すくするため敢えて省略されていたものである。これら
の寄生的なキャパシタンスの影響により、当然回路の速
度は低下するが、蓄えられるチャージＱＳが、寄生的な
キャパシタンス中のチャージ△Ｑに対して十分大きいと
き、回路速度の低下はかなり低い値に抑えることができ
るつ言いかえると、ＱＳが寄生キャパシタンス中のチャ
ージ△Ｑを補償するのである。これらのことから次の式
が成立する： ＱＳ＝Ｉ Ｉ Ｘ丁 ＞＞Ｃ１１ＸΔＶｌ＋Ｃｌ２Ｘ△
Ｖ２ここで△ｖ１、△■２は対応する電圧の振りをあら
れす。
すくするため敢えて省略されていたものである。これら
の寄生的なキャパシタンスの影響により、当然回路の速
度は低下するが、蓄えられるチャージＱＳが、寄生的な
キャパシタンス中のチャージ△Ｑに対して十分大きいと
き、回路速度の低下はかなり低い値に抑えることができ
るつ言いかえると、ＱＳが寄生キャパシタンス中のチャ
ージ△Ｑを補償するのである。これらのことから次の式
が成立する： ＱＳ＝Ｉ Ｉ Ｘ丁 ＞＞Ｃ１１ＸΔＶｌ＋Ｃｌ２Ｘ△
Ｖ２ここで△ｖ１、△■２は対応する電圧の振りをあら
れす。
第６図は、ＮＡＮＤ機能を実行する、この発明の別の実
施例をあられす図である。第６図の論理ゲートは、第１
図または第５図のゲートに双対原理を適用することによ
り構成されたものである。
施例をあられす図である。第６図の論理ゲートは、第１
図または第５図のゲートに双対原理を適用することによ
り構成されたものである。
従って、第６図においては、第１図のダイオードＤ１、
Ｄ２、Ｄ３に対応してＤ１０′、Ｄ２０、Ｄ３０という
記号がそれぞれ使用されている。このことは、トランジ
スタＴＩ、Ｔ２、電流源■１、Ｔ２についても同様であ
る。さて、第６図において、２つの入力Ａ、Ｂのうち一
方が低レベルにあれば、ダイオードＤ３０が逆バイアス
されてトランジスタＴ１０にはベース電流が供給されな
い。
Ｄ２、Ｄ３に対応してＤ１０′、Ｄ２０、Ｄ３０という
記号がそれぞれ使用されている。このことは、トランジ
スタＴＩ、Ｔ２、電流源■１、Ｔ２についても同様であ
る。さて、第６図において、２つの入力Ａ、Ｂのうち一
方が低レベルにあれば、ダイオードＤ３０が逆バイアス
されてトランジスタＴ１０にはベース電流が供給されな
い。
従って、出力Ｃは高レベルにある。そして、２つの入力
Ａ、Ｂがともに、ダイオードＤＩＯ，Ｄ２０を非導通に
保ち得るほど高電位にあるときのみ、電流源１１０がダ
イオードＤ３０に電流を流入し、これによりダイオード
Ｄ３０が導通してダイオードＤ３０を介してダイオード
ＴＩＯにベース電Ｒが供給される。このことは、出力１
ｏのコレクタ・エミッタ飽和電位（ＶＣＥＳ）、すなわ
ち、低レベルへの降下をひき起こす。第７図は、こうし
て得られるＮＡＮＤ機能を、第２図に類似する論理テー
ブルのかたちで、”正論理”で示した論理テーブルであ
る。閘、ここで再び注意すべきなのは、異なる回路状態
に対応して°ピンポンのように”小数キャリアのチャー
ジが交換されるという原理あるいは機構が、この第６図
に対しても、第１〜３図に関連して行なったのと全く同
じように説明される、ということである。
Ａ、Ｂがともに、ダイオードＤＩＯ，Ｄ２０を非導通に
保ち得るほど高電位にあるときのみ、電流源１１０がダ
イオードＤ３０に電流を流入し、これによりダイオード
Ｄ３０が導通してダイオードＤ３０を介してダイオード
ＴＩＯにベース電Ｒが供給される。このことは、出力１
ｏのコレクタ・エミッタ飽和電位（ＶＣＥＳ）、すなわ
ち、低レベルへの降下をひき起こす。第７図は、こうし
て得られるＮＡＮＤ機能を、第２図に類似する論理テー
ブルのかたちで、”正論理”で示した論理テーブルであ
る。閘、ここで再び注意すべきなのは、異なる回路状態
に対応して°ピンポンのように”小数キャリアのチャー
ジが交換されるという原理あるいは機構が、この第６図
に対しても、第１〜３図に関連して行なったのと全く同
じように説明される、ということである。
第８Ａ−Ｃ図は、ダイオード・トランジスタ構造の、好
ましい稠密なレイアウトの例を示す図である。さらに詳
しくは、第８Ａ−Ｃ図には、第６図におけるダイオード
Ｄ３０とＰＮＰ）ランジスタＴ２０とがどのようにして
集積され得るかが示されている。特に第８Ａ図は平面図
であシ、第８Ｂ図は断面図であり、第８Ｃ図は等価回路
の図である。また、これらの図中、Ｅはエミッタ、Ｃは
コレクタ、Ｂはベース（またはカソード）、Ａはアノー
ドをあられし、これらは対応するドーピング領域に接触
している。ＰＮＰ ）ランジスタは、Ｐ型エミッタ（接
点Ｅ）、ベースとしてのＮ−エピタキシ、及びＰ型コレ
クタ（接点Ｃ）からなる横方向のトランジスタとして形
成されている。そして接点ＢをもつＮ＋領領域ベース及
びカソードの接点領域として働く。ダイオードのＰＮ接
合は、（接点Ａをもつ）Ｐ型アノード領域と、そのＰ型
領域をとり囲むＮ−型エビタキシにより形成される。こ
の構造の下方にはＮ＋サブコレクタ領域を設けてもよい
。分離領域は周知の任意の技術を用いて形成されるが、
好ましくは誘電分離領域が用いられる。
ましい稠密なレイアウトの例を示す図である。さらに詳
しくは、第８Ａ−Ｃ図には、第６図におけるダイオード
Ｄ３０とＰＮＰ）ランジスタＴ２０とがどのようにして
集積され得るかが示されている。特に第８Ａ図は平面図
であシ、第８Ｂ図は断面図であり、第８Ｃ図は等価回路
の図である。また、これらの図中、Ｅはエミッタ、Ｃは
コレクタ、Ｂはベース（またはカソード）、Ａはアノー
ドをあられし、これらは対応するドーピング領域に接触
している。ＰＮＰ ）ランジスタは、Ｐ型エミッタ（接
点Ｅ）、ベースとしてのＮ−エピタキシ、及びＰ型コレ
クタ（接点Ｃ）からなる横方向のトランジスタとして形
成されている。そして接点ＢをもつＮ＋領領域ベース及
びカソードの接点領域として働く。ダイオードのＰＮ接
合は、（接点Ａをもつ）Ｐ型アノード領域と、そのＰ型
領域をとり囲むＮ−型エビタキシにより形成される。こ
の構造の下方にはＮ＋サブコレクタ領域を設けてもよい
。分離領域は周知の任意の技術を用いて形成されるが、
好ましくは誘電分離領域が用いられる。
尚、上記の実施例では特定の導電型のデバイスが使用さ
れているが、この発明の範囲がそのような導電型に限定
されないことは明らかであろう。
れているが、この発明の範囲がそのような導電型に限定
されないことは明らかであろう。
これと同じことはレベル・シフト・ダイオードや入力用
ダイオードの極性と電流及び電圧源の極性についてもあ
てはまる。
ダイオードの極性と電流及び電圧源の極性についてもあ
てはまる。
また、この論理回路は、本発明の技術的思想を逸脱する
ことなく別の数のファン−イン、ファン−アウトで実行
することができる。
ことなく別の数のファン−イン、ファン−アウトで実行
することができる。
さらに、出力段のトランジスタとしては相補型トランジ
スタを使用したプッシュプル・タイプが好適であるけれ
ども、他の出力段用のドライバ回−路も使用可能である
。
スタを使用したプッシュプル・タイプが好適であるけれ
ども、他の出力段用のドライバ回−路も使用可能である
。
また、本発明で使用されるダイオード構造は、例えば真
性のＰＮ接合またはトランジスタ・ダイオードなどのさ
まざまな方法で実施可能であることは、広く知られてい
るところである。
性のＰＮ接合またはトランジスタ・ダイオードなどのさ
まざまな方法で実施可能であることは、広く知られてい
るところである。
以上のように、この発明によれば、電流にほぼ比例する
チャージを蓄える、いわゆる゛大きいＴ５をもつ”ダイ
オードを使用して動的小数キャリア・チャージ機構を実
現したことにより、６ＭＯ８と同様の小さい駆動電流で
、バイポーラ回路特有の高速スイッチング・高出力を与
える、というすぐれた効果が得られる。
チャージを蓄える、いわゆる゛大きいＴ５をもつ”ダイ
オードを使用して動的小数キャリア・チャージ機構を実
現したことにより、６ＭＯ８と同様の小さい駆動電流で
、バイポーラ回路特有の高速スイッチング・高出力を与
える、というすぐれた効果が得られる。
第１図は、ＮＯＲ動作を行う本発明のバイポーラ論理回
路の回路図、 第２図は、第１図の回路によって実行されるＮＯＲ，動
作の論理テーブルの図、 第３図は、第１図の回路の入出力電圧レベルと、チャー
ジ転送動作とをあられすタイムチャート、第４Ａ図は、
大きなτ をもつダイオード構造の断面図、 第４Ｂ図は、第４Ａ図の構造の等価回路の図、第４Ｃ図
は、第４Ａ、４Ｂ図の回路のチャージ／電流特性を示す
図、 第４Ｄ図は、従来のキャパシタのチャージ／電圧の対応
図、 第５図は、第１図の回路のより詳しい構成を示す回路図
、 第６図は、ＮＡＮＤ動作を行う他の実施例の回路図、 第７図は、第６図の回路によって実行されるＮＯＲ動作
の論理テーブルの図、 第８Ａ図は、本発明に使用されるダイオードとトランジ
スタの組み合わせの基板上のレイアウト
）を示す図、 第８Ｂ図は、第８Ａ図の構造の断面図、第８Ｃ図は、第
８Ａ、８Ｂ図の構造の等価回路である。 Ｄｌ、Ｄ２、ＤＩＯ１Ｄ２０・・・・入力用ダイオード
、Ｃ８１１Ｃ８２・・・・入力用ダイオードが内在的に
有するキャパシタンス、Ｔ１、Ｔ２、Ｔ１０、Ｔ２０・
・・・出力段を構成するトランジスタ、Ｄ３、Ｄ３０・
・・・レベル・シフト・ダイオード、Ｃ８３・・・レベ
ル・シフト・ダイオードが内在的に有するキャパシタン
ス、１１、Ｔ２・・・・％ｔｔＮ、 源。 出願人 インタｉか７ジｈいビジネス・マンーンズ・
コーポレーション本発明に係ん回路図 第１図 第２図 タイムチャート 第３図
路の回路図、 第２図は、第１図の回路によって実行されるＮＯＲ，動
作の論理テーブルの図、 第３図は、第１図の回路の入出力電圧レベルと、チャー
ジ転送動作とをあられすタイムチャート、第４Ａ図は、
大きなτ をもつダイオード構造の断面図、 第４Ｂ図は、第４Ａ図の構造の等価回路の図、第４Ｃ図
は、第４Ａ、４Ｂ図の回路のチャージ／電流特性を示す
図、 第４Ｄ図は、従来のキャパシタのチャージ／電圧の対応
図、 第５図は、第１図の回路のより詳しい構成を示す回路図
、 第６図は、ＮＡＮＤ動作を行う他の実施例の回路図、 第７図は、第６図の回路によって実行されるＮＯＲ動作
の論理テーブルの図、 第８Ａ図は、本発明に使用されるダイオードとトランジ
スタの組み合わせの基板上のレイアウト
）を示す図、 第８Ｂ図は、第８Ａ図の構造の断面図、第８Ｃ図は、第
８Ａ、８Ｂ図の構造の等価回路である。 Ｄｌ、Ｄ２、ＤＩＯ１Ｄ２０・・・・入力用ダイオード
、Ｃ８１１Ｃ８２・・・・入力用ダイオードが内在的に
有するキャパシタンス、Ｔ１、Ｔ２、Ｔ１０、Ｔ２０・
・・・出力段を構成するトランジスタ、Ｄ３、Ｄ３０・
・・・レベル・シフト・ダイオード、Ｃ８３・・・レベ
ル・シフト・ダイオードが内在的に有するキャパシタン
ス、１１、Ｔ２・・・・％ｔｔＮ、 源。 出願人 インタｉか７ジｈいビジネス・マンーンズ・
コーポレーション本発明に係ん回路図 第１図 第２図 タイムチャート 第３図
Claims (2)
- （１）複数の入力端子に個別に接続された入力用ダイオ
ードと、論理信号を反転して出力するためのトランジス
タ出力回路と、上記入力用ダイオードと上記トランジス
タ出力回路との間に、上記入力用ダイオードとは逆極性
となるように接続されたレベル・シフト・ダイオードと
を有する論理回路において、上記入力用ダイオードとレ
ベル・シフト・ダイオードとが、入力レベルの遷移期間
にそれら両者との間で小数キャリアのチャージ交換機構
を実現できる程度に大きい小数キャリア・チャージ蓄積
時定数をもつダイオードであることを特徴とするバイポ
ーラ論理回路。 - （２）上記トランジスタ出力回路が相補型の一対のトラ
ンジスタを含んでなる特許請求の範囲第（１）項に記載
のバイポーラ論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE84106534.5 | 1984-06-08 | ||
| EP84106534A EP0163756B1 (en) | 1984-06-08 | 1984-06-08 | Bipolar logic circuit with storage charge control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613523A true JPS613523A (ja) | 1986-01-09 |
| JPH0779233B2 JPH0779233B2 (ja) | 1995-08-23 |
Family
ID=8191976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037732A Expired - Lifetime JPH0779233B2 (ja) | 1984-06-08 | 1985-02-28 | バイポ−ラ論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4626710A (ja) |
| EP (1) | EP0163756B1 (ja) |
| JP (1) | JPH0779233B2 (ja) |
| DE (1) | DE3476615D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194055A (ja) * | 1987-02-09 | 1988-08-11 | 東急建設株式会社 | 炭素繊維線を埋設したコンクリ−トスラブ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4704544A (en) * | 1986-04-22 | 1987-11-03 | Unisearch Limited | Complementary current mirror logic |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846713A (ja) * | 1981-09-14 | 1983-03-18 | Seiko Epson Corp | レベルシフト回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3027465A (en) * | 1958-04-16 | 1962-03-27 | Sylvania Electric Prod | Logic nor circuit with speed-up capacitors having added series current limiting resistor to prevent false outputs |
| LU38442A1 (ja) * | 1959-03-30 | |||
| US3265906A (en) * | 1964-10-08 | 1966-08-09 | Rca Corp | Inverter circuit in which a coupling transistor functions similar to charge storage diode |
| US3654486A (en) * | 1965-04-30 | 1972-04-04 | Sperry Rand Corp | Transistor logic circuit with upset feedback |
| US3417260A (en) * | 1965-05-24 | 1968-12-17 | Motorola Inc | Monolithic integrated diode-transistor logic circuit having improved switching characteristics |
| US4069494A (en) * | 1973-02-17 | 1978-01-17 | Ferranti Limited | Inverter circuit arrangements |
| DE2426447C2 (de) * | 1974-05-31 | 1982-05-27 | Ibm Deutschland Gmbh, 7000 Stuttgart | Komplementäre Transistorschaltung zur Durchführung boole'scher Verknüpfungen |
| US4306159A (en) * | 1979-06-14 | 1981-12-15 | International Business Machines Corporation | Bipolar inverter and NAND logic circuit with extremely low DC standby power |
-
1984
- 1984-06-08 DE DE8484106534T patent/DE3476615D1/de not_active Expired
- 1984-06-08 EP EP84106534A patent/EP0163756B1/en not_active Expired
-
1985
- 1985-02-28 JP JP60037732A patent/JPH0779233B2/ja not_active Expired - Lifetime
- 1985-04-04 US US06/719,943 patent/US4626710A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779233B2 (ja) | 1995-08-23 |
| EP0163756B1 (en) | 1989-02-01 |
| DE3476615D1 (en) | 1989-03-09 |
| EP0163756A1 (en) | 1985-12-11 |
| US4626710A (en) | 1986-12-02 |
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