JPS6135548A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6135548A JPS6135548A JP59155228A JP15522884A JPS6135548A JP S6135548 A JPS6135548 A JP S6135548A JP 59155228 A JP59155228 A JP 59155228A JP 15522884 A JP15522884 A JP 15522884A JP S6135548 A JPS6135548 A JP S6135548A
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- JP
- Japan
- Prior art keywords
- capacitor
- oxide
- dielectric constant
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ発明の利用分野〕
本発明は大規模集積回路（ＬＳＩ）用キャパシタの製造
方法に係り、特に誘電体膜が薄くなっても良好な８８耐
圧を有するキャパシタの製造方法に関する。
方法に係り、特に誘電体膜が薄くなっても良好な８８耐
圧を有するキャパシタの製造方法に関する。
ＬＳＩ、特にバイポーラメモリにおいては高速動作を行
ったり、α線によるソフトエラーの発生を防止するため
にプリッププロップ型メモリセルの負荷抵抗に並列にキ
ャパシタを形成することは特開昭５３−４３４８５号に
記載されているように周知の事実である。
ったり、α線によるソフトエラーの発生を防止するため
にプリッププロップ型メモリセルの負荷抵抗に並列にキ
ャパシタを形成することは特開昭５３−４３４８５号に
記載されているように周知の事実である。
上記バイポーラメモリ用キャパシタは現在ショットキバ
リアダイオードの接合容量を利用している。しかし、上
記ショットキバリアダイオードの容量密度は最大３．４
ｆＦ／μｍ２程度であり、上記メモリセルが高速かつα
線によるソフトエラーを発生せずに動作するためには、
上記キャパシタは１個当り０．５ Ｐ Ｆ程度の静電容
量が必要である。
リアダイオードの接合容量を利用している。しかし、上
記ショットキバリアダイオードの容量密度は最大３．４
ｆＦ／μｍ２程度であり、上記メモリセルが高速かつα
線によるソフトエラーを発生せずに動作するためには、
上記キャパシタは１個当り０．５ Ｐ Ｆ程度の静電容
量が必要である。
したがって、１個のキャパシタの面積はショットキダイ
オードのみを用いた場合には約１５０μｍ２にもなって
しまい、メモリセルの面積の大部分を占有してしまい高
集積化の大きな障害となっていた。
オードのみを用いた場合には約１５０μｍ２にもなって
しまい、メモリセルの面積の大部分を占有してしまい高
集積化の大きな障害となっていた。
しかし、キャパシタを導入する場合、メモリセルの設計
上の問題から、メモリセルを縮小するためには、少なく
とも容量密度は７．０ ｆ Ｆ／μｍ２以上あることが
望ましい。
上の問題から、メモリセルを縮小するためには、少なく
とも容量密度は７．０ ｆ Ｆ／μｍ２以上あることが
望ましい。
上記キャパシタ材の一つとして熱酸化膜が考えられるが
、熱酸化膜では比誘電率が３．８ と小さいため、７．
０ｆＦ／μｍ程度の容量密度を得るためには熱酸化膜の
膠原は５０人程度となって、現在の熱酸化技術ではＬＳ
Ｉ用キャパ−シタ材として充分に欠陥密度の低い絶Ｒ膜
を得ることが難しかった。
、熱酸化膜では比誘電率が３．８ と小さいため、７．
０ｆＦ／μｍ程度の容量密度を得るためには熱酸化膜の
膠原は５０人程度となって、現在の熱酸化技術ではＬＳ
Ｉ用キャパ−シタ材として充分に欠陥密度の低い絶Ｒ膜
を得ることが難しかった。
従って、充分低い欠陥密度を持ちかつ所望静電容量を持
つキャパシタを得る一つの方法として、Ｓｉ基板上のＳ
ｉｎ、上に、比誘電率の大きい、Ｔａ、Ｏ，、Ｔｉｅ、
Ｎｂ、Ｏｓ、ＨｆＯ，等の高誘電率材料膜をｆｅＷＪす
ることによって容量の減少を少なくしてピンホールを減
少させることが考えられる。
つキャパシタを得る一つの方法として、Ｓｉ基板上のＳ
ｉｎ、上に、比誘電率の大きい、Ｔａ、Ｏ，、Ｔｉｅ、
Ｎｂ、Ｏｓ、ＨｆＯ，等の高誘電率材料膜をｆｅＷＪす
ることによって容量の減少を少なくしてピンホールを減
少させることが考えられる。
しかし、上記の高誘電率絶縁膜はスパッタ法や反応性ス
パッタ法によって形成されることが多く。
パッタ法によって形成されることが多く。
下地のＳｉｎ、等にプラズマによるダメージを与えたり
、又、Ｓｉｎ、と高誘電率ｔ１３緑膜との界面の不整合
が大きい、高誘電率材料膜の化学的世論的組成比からの
ずれが生ずるなどと推測される原因によって、キャパシ
タの耐圧の落ちこぼれが生じ、ＬＳＩ用キャパシタの誘
電体として充分な信頼性が得られなかった。
、又、Ｓｉｎ、と高誘電率ｔ１３緑膜との界面の不整合
が大きい、高誘電率材料膜の化学的世論的組成比からの
ずれが生ずるなどと推測される原因によって、キャパシ
タの耐圧の落ちこぼれが生じ、ＬＳＩ用キャパシタの誘
電体として充分な信頼性が得られなかった。
また“ＫａｔｏらによるＳｙｍｐ、ＶＬＳＩ Ｔｈｅｃ
ｈｎｏｌ、Ｄｉｇ。
ｈｎｏｌ、Ｄｉｇ。
Ｐａｐｅｒ、 （１９８３） 、ｐｐ、８６−８７”お
よび特開昭５９−４１４２号 −公報に示されている
ように、水蒸気中でのＴａ、Ｏｓ／ Ｓ ｉの酸化によ
ってＴａ２Ｏ，とＳｉの界面にＳｉｎ、を形成する方法
では、ＳｉＯ２単層膜よりも耐圧が高いキャパシタを形
成できるが、この界面に生成するＳｉＯ□が容量密度を
下げてしまい、Ｔａ、０．’ の高誘電率材料の特徴が
失われてしまうという欠点があった。
よび特開昭５９−４１４２号 −公報に示されている
ように、水蒸気中でのＴａ、Ｏｓ／ Ｓ ｉの酸化によ
ってＴａ２Ｏ，とＳｉの界面にＳｉｎ、を形成する方法
では、ＳｉＯ２単層膜よりも耐圧が高いキャパシタを形
成できるが、この界面に生成するＳｉＯ□が容量密度を
下げてしまい、Ｔａ、０．’ の高誘電率材料の特徴が
失われてしまうという欠点があった。
本発明の目的は、上記従来技術の欠点に鑑み、静電容量
を減することなくキャパシタ用誘電体の欠陥密度を減ら
すことが可能な半導体の製造方法を提供することにある
。
を減することなくキャパシタ用誘電体の欠陥密度を減ら
すことが可能な半導体の製造方法を提供することにある
。
（発明の概要〕
本発明の概念は表面に薄い酸化膜を有するＳｉ基板上に
形成された高誘電串絶ｔ′？、膜を乾燥酸化性雰囲気中
で加熱することにより、高誘電率絶縁ＩＩＡとＳｉの界
面のＳｉｎ、の膵厚の増加を抑制し、諒Ｓｕｎ、のダメ
ージおよびＴａ、Ｏ，の特性を改善し、欠陥密度の少な
いキャパシタ用誘電体を形成することにある。
形成された高誘電串絶ｔ′？、膜を乾燥酸化性雰囲気中
で加熱することにより、高誘電率絶縁ＩＩＡとＳｉの界
面のＳｉｎ、の膵厚の増加を抑制し、諒Ｓｕｎ、のダメ
ージおよびＴａ、Ｏ，の特性を改善し、欠陥密度の少な
いキャパシタ用誘電体を形成することにある。
以下、本発明の（π念を実施例にて説明する。
第１図に本発明の４１ス念を用いて形成したキャパシタ
の製造工程を断面図により説明する。
の製造工程を断面図により説明する。
第１図（ａ）に示すように、Ｓｉ基板１上のキャパシタ
が形成される領域の周辺に素子量分Ｆ４１絶縁膜２を形
成したのち、第り図（ｂ）〜に示ずように、Ｓｉ基板１
の表面を９５０℃で、窒素ガスで希釈された酸素ガスを
用いて酸化し、２０人程度のＳｉ０．３を形成する６次
に、第ｉｌｌ （ｃ）に示すように、Ｔａ２０５膜４を
１１０人程程度応性スパッタ法を用いて５ｉＯ２３上に
被着する。この反応性スパッタ法とは、Ｔａの金屑ター
ゲットを酸素ガスを含むアルゴンガスのプラズマ中でス
パッタするものである。この後、乾燥酸素雰囲気中で、
例えば８００℃、３０分程度アニールすると、Ｔａ−２
０、のスパッタのさい生じたＳｉＯ□３のダメージが回
復し、かつ、Ｔａｚ○、膜４も密な構造となり、比誘電
率が増大するとともに、Ｔａ、Ｏ，膜中の欠陥も回復す
るものと予想される。次に、第１図（ｄ）に示すように
、キャパシタの上部電極として、ＡＱ薄膜をパターニン
グ形成して、基板１とＡ、Ｑ電極５との間にキャパシタ
を形成する。
が形成される領域の周辺に素子量分Ｆ４１絶縁膜２を形
成したのち、第り図（ｂ）〜に示ずように、Ｓｉ基板１
の表面を９５０℃で、窒素ガスで希釈された酸素ガスを
用いて酸化し、２０人程度のＳｉ０．３を形成する６次
に、第ｉｌｌ （ｃ）に示すように、Ｔａ２０５膜４を
１１０人程程度応性スパッタ法を用いて５ｉＯ２３上に
被着する。この反応性スパッタ法とは、Ｔａの金屑ター
ゲットを酸素ガスを含むアルゴンガスのプラズマ中でス
パッタするものである。この後、乾燥酸素雰囲気中で、
例えば８００℃、３０分程度アニールすると、Ｔａ−２
０、のスパッタのさい生じたＳｉＯ□３のダメージが回
復し、かつ、Ｔａｚ○、膜４も密な構造となり、比誘電
率が増大するとともに、Ｔａ、Ｏ，膜中の欠陥も回復す
るものと予想される。次に、第１図（ｄ）に示すように
、キャパシタの上部電極として、ＡＱ薄膜をパターニン
グ形成して、基板１とＡ、Ｑ電極５との間にキャパシタ
を形成する。
第３図は、本発明の方法によって形成したキャパシタの
欠陥密度と上記の酸素アニール温度との関係を示す。第
３図よりわかるようにアニール温度が６００℃を越える
と欠陥密度は著しく減少する。なお、ここで欠陥とは、
キャパシタの面積が１ ｍｍ”のもので−Ａｎ電極５と
Ｓｉ基板１の間のリーク電流が１０−”Ａのときの電圧
が平均の電圧の１／２以下になっているものを示してい
る。
欠陥密度と上記の酸素アニール温度との関係を示す。第
３図よりわかるようにアニール温度が６００℃を越える
と欠陥密度は著しく減少する。なお、ここで欠陥とは、
キャパシタの面積が１ ｍｍ”のもので−Ａｎ電極５と
Ｓｉ基板１の間のリーク電流が１０−”Ａのときの電圧
が平均の電圧の１／２以下になっているものを示してい
る。
第４図は、上記キャパシタの加熱温度と容量密度の関係
を示している。加熱温度が４００℃までは容量密度はほ
とんど変化しないが、６００℃でわずかに減少し、７０
０℃以上で増加し、１０００℃で減少する。また、リー
ク電流は８００℃までは変化がなく １０００℃で減少
する。
を示している。加熱温度が４００℃までは容量密度はほ
とんど変化しないが、６００℃でわずかに減少し、７０
０℃以上で増加し、１０００℃で減少する。また、リー
ク電流は８００℃までは変化がなく １０００℃で減少
する。
従って、本発明の乾燥酸素アニール法によって。
容量の減少、リーク電流の増大がない状態で、欠陥密度
の著しく少ないＴａ、 Ｏ，／ Ｓ ＬＯ，／ Ｓ ｉ
型キャパシタを形成できる。
の著しく少ないＴａ、 Ｏ，／ Ｓ ＬＯ，／ Ｓ ｉ
型キャパシタを形成できる。
本発明の実施例として、高誘電率絶縁膜として酸化タン
タルを用いて説明したが、酸化ニオビウム、酸化チタン
、酸化バナジウム、酸化ジルコニウム、酸化ハフニウム
、酸化アルミニウムあるいは、それらの混合物等を酸化
タンタルの代りに用いても同様の効果が期待できる。ま
た、熱処理の雰囲気として１本実施例では、乾燥酸素を
用いたが、その他Ａｒ、Ｎ、等で希釈された酸素ガスや
Ｎｏ２などを用いても本発明の概念は適用されることは
いうまでもない。
タルを用いて説明したが、酸化ニオビウム、酸化チタン
、酸化バナジウム、酸化ジルコニウム、酸化ハフニウム
、酸化アルミニウムあるいは、それらの混合物等を酸化
タンタルの代りに用いても同様の効果が期待できる。ま
た、熱処理の雰囲気として１本実施例では、乾燥酸素を
用いたが、その他Ａｒ、Ｎ、等で希釈された酸素ガスや
Ｎｏ２などを用いても本発明の概念は適用されることは
いうまでもない。
本発明によれば、Ｔａ２０５／ｓｉｏ、／ｓｉの構造を
用いたキャパシタの耐圧、容量を減少させることなしに
欠陥密度を減少させることができるので、Ｔａ、０．／
ＳｉＯ，の膜厚が薄くなっても、１．ＳＩ用キャパシタ
材として充分な信頼性を得ることができる。
用いたキャパシタの耐圧、容量を減少させることなしに
欠陥密度を減少させることができるので、Ｔａ、０．／
ＳｉＯ，の膜厚が薄くなっても、１．ＳＩ用キャパシタ
材として充分な信頼性を得ることができる。
第１図は１本発明の方法によるキャパシタの製造工程を
示す図、第２図は酸素アニール温度と欠陥密度の関係を
示す曲線図、第３図は酸素アニール温度と容量密度の関
係を示す曲線図である。 １・・・Ｓｉ基板、２・・・素子間分離絶縁膜、３・・
・篤 １ 図 （欠） Ｃｂ） （ｄ） 藁 ２ 図 第３図
示す図、第２図は酸素アニール温度と欠陥密度の関係を
示す曲線図、第３図は酸素アニール温度と容量密度の関
係を示す曲線図である。 １・・・Ｓｉ基板、２・・・素子間分離絶縁膜、３・・
・篤 １ 図 （欠） Ｃｂ） （ｄ） 藁 ２ 図 第３図
Claims (1)
- 【特許請求の範囲】 １、Ｓｉ基板上にＳｉＯ＿２と高誘電率絶縁膜をそれぞ
れ積層し、高誘電率絶縁膜／ＳｉＯ＿２／Ｓｉが形成さ
れている半導体装置を、乾燥した酸化性雰囲気中で加熱
することを特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の高誘電率絶縁膜は、酸
化タンタル、酸化ニオビウム、酸化チタン、酸化バナジ
ウム、酸化ジルコニウム、酸化ハフニウム、酸化アルミ
ニウムの群より選ばれた少なくとも１つを構成要素とし
ていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155228A JPS6135548A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155228A JPS6135548A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135548A true JPS6135548A (ja) | 1986-02-20 |
Family
ID=15601323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155228A Pending JPS6135548A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135548A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04221848A (ja) * | 1990-03-16 | 1992-08-12 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH0744466U (ja) * | 1988-06-18 | 1995-11-21 | ペータース・マシーネンファブリーク・ゲーエムベーハー | 片面段ボール製造機用波型ローラ |
| US6290822B1 (en) * | 1999-01-26 | 2001-09-18 | Agere Systems Guardian Corp. | Sputtering method for forming dielectric films |
| JP2004523134A (ja) * | 2000-09-19 | 2004-07-29 | マットソン テクノロジイ インコーポレイテッド | 誘電体膜の形成方法 |
| US7385264B2 (en) | 2002-03-29 | 2008-06-10 | Kabushiki Kaisha Toshiba | Method of forming semiconductor device and semiconductor device |
-
1984
- 1984-07-27 JP JP59155228A patent/JPS6135548A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744466U (ja) * | 1988-06-18 | 1995-11-21 | ペータース・マシーネンファブリーク・ゲーエムベーハー | 片面段ボール製造機用波型ローラ |
| JPH04221848A (ja) * | 1990-03-16 | 1992-08-12 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| US6290822B1 (en) * | 1999-01-26 | 2001-09-18 | Agere Systems Guardian Corp. | Sputtering method for forming dielectric films |
| JP2004523134A (ja) * | 2000-09-19 | 2004-07-29 | マットソン テクノロジイ インコーポレイテッド | 誘電体膜の形成方法 |
| US7385264B2 (en) | 2002-03-29 | 2008-06-10 | Kabushiki Kaisha Toshiba | Method of forming semiconductor device and semiconductor device |
| US8227356B2 (en) | 2002-03-29 | 2012-07-24 | Kabushiki Kaisha Toshiba | Method of forming semiconductor device and semiconductor device |
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