JPH02210576A - 集積回路アキュムレータ - Google Patents
集積回路アキュムレータInfo
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- JPH02210576A JPH02210576A JP1261218A JP26121889A JPH02210576A JP H02210576 A JPH02210576 A JP H02210576A JP 1261218 A JP1261218 A JP 1261218A JP 26121889 A JP26121889 A JP 26121889A JP H02210576 A JPH02210576 A JP H02210576A
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- register
- adder
- data
- accumulator
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
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- Memory System Of A Hierarchy Structure (AREA)
- Optical Communication System (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明は集積回路データ処理に関し、特にアキュムレー
タに関する。
タに関する。
〈従来の技術及び解決しようとする課題〉アキュムレー
タはデータ処理に於て使用される標準的なモジュールで
ある。従来のアキュムレータでは、キャリービットがリ
プルしつつ、各ビットを最低次から最高次へと順に加算
することが要求される。従って、成る時点でアキュムレ
ータ内の大部分の回路が遊んでいる場合でも、先のデー
タが読み出されるまで新しいデータがアキュムレータに
入ることはできない。複素数の加算のための従来のアキ
ュムレータとしては、複素数の実数部分と虚数部分とに
別個の２個のアキュムレータを使用するプレッシー（Ｐ
ｌｅｓｓｅｙ ） Ｐ Ｄ Ｓ Ｐ １６３１６がある
。この従来装置は、明確な二重のシリコン領域を有する
。
タはデータ処理に於て使用される標準的なモジュールで
ある。従来のアキュムレータでは、キャリービットがリ
プルしつつ、各ビットを最低次から最高次へと順に加算
することが要求される。従って、成る時点でアキュムレ
ータ内の大部分の回路が遊んでいる場合でも、先のデー
タが読み出されるまで新しいデータがアキュムレータに
入ることはできない。複素数の加算のための従来のアキ
ュムレータとしては、複素数の実数部分と虚数部分とに
別個の２個のアキュムレータを使用するプレッシー（Ｐ
ｌｅｓｓｅｙ ） Ｐ Ｄ Ｓ Ｐ １６３１６がある
。この従来装置は、明確な二重のシリコン領域を有する
。
［発明の構成］
４〈課題を解決するための手段及び作用〉本発明によれ
ば、先のデータが加算器アレイの半分を通過した後に新
しいデータを最初の回路にロードできるように、該加算
器アレイの半分を通過したデータを記憶するための中間
記憶領域を有する改良されたアキュムレータが提供され
る。
ば、先のデータが加算器アレイの半分を通過した後に新
しいデータを最初の回路にロードできるように、該加算
器アレイの半分を通過したデータを記憶するための中間
記憶領域を有する改良されたアキュムレータが提供され
る。
本発明の第１の特徴は、データが入力線または一時レジ
スタからロードされるようにするマルチプレクサと共に
先のサイクルからアキュムレータの出力を記憶するため
の中間記憶レジスタを付加したことにある。
スタからロードされるようにするマルチプレクサと共に
先のサイクルからアキュムレータの出力を記憶するため
の中間記憶レジスタを付加したことにある。
本発明の第２の特徴は、アキュムレータが偶数クロック
サイクルに実数を処理しかつ奇数クロックサイクルに虚
数を処理し、それによってハードウェアを共有し得るよ
うにした演算モード及びハードウェアにある。
サイクルに実数を処理しかつ奇数クロックサイクルに虚
数を処理し、それによってハードウェアを共有し得るよ
うにした演算モード及びハードウェアにある。
本発明の第３の特徴は、プロセスの最後に結合されて最
終結果を与える２つの数の部分和かアキュムレータ内を
循環するオペレーションモードにある。
終結果を与える２つの数の部分和かアキュムレータ内を
循環するオペレーションモードにある。
本発明の他の特徴及び利点については、以下に添付図面
を参照しつつ好適な実施例を用いて説明する。
を参照しつつ好適な実施例を用いて説明する。
〈実施例〉
第１図は、本発明によるアキュムレータ回路１００を概
略的に示している。アキュムレータ１００の中央部は加
算器１０５である。このアキュムレータは、加算器１０
５の組合せ論理部分を上部１１０と下部１２０とに分割
する中間レジスター１５の付加によって変形されている
。
略的に示している。アキュムレータ１００の中央部は加
算器１０５である。このアキュムレータは、加算器１０
５の組合せ論理部分を上部１１０と下部１２０とに分割
する中間レジスター１５の付加によって変形されている
。
加算器１０５は、その出力が外部に向けられまたは入力
にフィードバックされ、かつ従来の入力ポートＡ、Ｂに
向けられた従来の出力レジスター３０を有する。変形さ
れた入力部はマルチプレクサ１４０を備えており、該マ
ルチプレクサは線１０２上の入力データまたは出力レジ
スター３０に接続された部分和レジスター４５の内容を
加算器１０５の入力Ａに送る。出力レジスター３０のデ
ータは、出力レジスター３０を部分和レジスター４５と
入力ポートＢとに接続する線１３２上に同時に現れる。
にフィードバックされ、かつ従来の入力ポートＡ、Ｂに
向けられた従来の出力レジスター３０を有する。変形さ
れた入力部はマルチプレクサ１４０を備えており、該マ
ルチプレクサは線１０２上の入力データまたは出力レジ
スター３０に接続された部分和レジスター４５の内容を
加算器１０５の入力Ａに送る。出力レジスター３０のデ
ータは、出力レジスター３０を部分和レジスター４５と
入力ポートＢとに接続する線１３２上に同時に現れる。
部分和レジスター４５は、それが始動されるまでデータ
を反射しない。入力ポートＡ、Ｂは、単にターミナルで
あり、もたは都合に応じてラッチまたはレジスタのよう
な記憶装置とすることができる。多重セレクタ制御信号
が線１０６に沿って送られて、バス１０２の入力データ
が入力Ａに供給される通常状態から部分和レジスター４
５の内容が入力Ａに供給される第２状態へとマルチプレ
クサ１４０の操作を制御する。
を反射しない。入力ポートＡ、Ｂは、単にターミナルで
あり、もたは都合に応じてラッチまたはレジスタのよう
な記憶装置とすることができる。多重セレクタ制御信号
が線１０６に沿って送られて、バス１０２の入力データ
が入力Ａに供給される通常状態から部分和レジスター４
５の内容が入力Ａに供給される第２状態へとマルチプレ
クサ１４０の操作を制御する。
第２図には、本発明により構成される４ビツトアキユム
レータの実施例がより詳細に示されている。同図の上部
には、本実施例に於て一体に加算されるべき数のビット
Ａ、Ｂを表す４本の線が表示されている。最初の低次ビ
ットが全加算器ＦＡＯ、ＦＡＩに入る。これらの全加算
器は周知のものであるので簡便に表示する。対応する２
ビツトの和である各全加算器の出力は、それぞれモジュ
ールＳＯ、Ｓｌを有する中間レジスタに送られる。
レータの実施例がより詳細に示されている。同図の上部
には、本実施例に於て一体に加算されるべき数のビット
Ａ、Ｂを表す４本の線が表示されている。最初の低次ビ
ットが全加算器ＦＡＯ、ＦＡＩに入る。これらの全加算
器は周知のものであるので簡便に表示する。対応する２
ビツトの和である各全加算器の出力は、それぞれモジュ
ールＳＯ、Ｓｌを有する中間レジスタに送られる。
また、全加算器ＦＡＩからのキャリービットがレジスタ
ブロックＣに記憶される。ビットＢ２ 、Ａ２ 、Ａ３
、Ａ３の入力データは対応するレジスタユニットに直
接伝送され、そこでキャリービットに結合されるべき修
正時間を待って記憶されかつ加算される。
ブロックＣに記憶される。ビットＢ２ 、Ａ２ 、Ａ３
、Ａ３の入力データは対応するレジスタユニットに直
接伝送され、そこでキャリービットに結合されるべき修
正時間を待って記憶されかつ加算される。
運転時には、データが加算器を通過する従来の時間の半
分であることから半サイクルと称される第１「半サイク
ル」に於て、データが２個の第１加算器を通過する。全
加算器ＦＡＩが終了してキャリービットを発生した後に
、第１の２つの低次ビット及びキャリービットが入力デ
ータと共に中間レジスタ１１５に記憶される。データが
一旦中間レジスタ１１５内にクロックされると、上部１
１０の入力回路は新しいデータセットを受は入れ得る状
態になる。第２半サイクルでは、中間項ＳＯ，Ｓｌが出
力に送られ、かつ前記和の残りの高次ビットが下部１２
０に於て加算される。第２半サイクルの最後に、全ての
４ビツトＳＯ〜Ｓ３が出力レジスタ１３０に記憶され、
かつ第２中間データセットが中間レジスタ１１５にクロ
ックされる。
分であることから半サイクルと称される第１「半サイク
ル」に於て、データが２個の第１加算器を通過する。全
加算器ＦＡＩが終了してキャリービットを発生した後に
、第１の２つの低次ビット及びキャリービットが入力デ
ータと共に中間レジスタ１１５に記憶される。データが
一旦中間レジスタ１１５内にクロックされると、上部１
１０の入力回路は新しいデータセットを受は入れ得る状
態になる。第２半サイクルでは、中間項ＳＯ，Ｓｌが出
力に送られ、かつ前記和の残りの高次ビットが下部１２
０に於て加算される。第２半サイクルの最後に、全ての
４ビツトＳＯ〜Ｓ３が出力レジスタ１３０に記憶され、
かつ第２中間データセットが中間レジスタ１１５にクロ
ックされる。
当業者にとっては容易に理解されるように、いずれの半
サイクルでも２つの和が加算器を通過する。ｎ次項が出
力レジスタ１３０に存在すると、中間レジスタ１１５に
はｎ＋１次項の中間形態が存在する。これらの中間レジ
スタ１１５の内容は、それらが和でも生データでもなく
、もしろ高次ビットを加算する必要があるデータと共に
低次ビットの和であることから中間形態ということがで
きる。
サイクルでも２つの和が加算器を通過する。ｎ次項が出
力レジスタ１３０に存在すると、中間レジスタ１１５に
はｎ＋１次項の中間形態が存在する。これらの中間レジ
スタ１１５の内容は、それらが和でも生データでもなく
、もしろ高次ビットを加算する必要があるデータと共に
低次ビットの和であることから中間形態ということがで
きる。
本発明のアキュムレータは複素演算を実行する観点から
設計されたが、３個の複素数の和を計算する実施例が表
１に開示されている。表１の第１列にはサイクル数が記
載されている。第２列は、入力レジスタの内容を表し、
第３列は中間レジスタの内容を、かつ第４列は出力レジ
スタの内容をそれぞれ表している。
設計されたが、３個の複素数の和を計算する実施例が表
１に開示されている。表１の第１列にはサイクル数が記
載されている。第２列は、入力レジスタの内容を表し、
第３列は中間レジスタの内容を、かつ第４列は出力レジ
スタの内容をそれぞれ表している。
ｎ次のサイクルでは、Ａレジスタが第１実数成分である
Ｒ１を有し、かつＱのレジスタが無定義データを有する
。ｎ＋１次サイクルでは、入力ポートＢへの入力で゛あ
る出力レジスタが最初に０を記憶しており、かつＡレジ
スタが虚数和の第１項■１を有するので、入力は変更さ
れることなく中間レジスタに転送される。ｎ＋２次サイ
クルでは、入力ＡがＲ２を有する。中間レジスタが１１
を有し、かつ実数シーケンスＲ１の第１項が出力レジス
タに到達している。ｎ＋３次項では、入力レジスタが虚
数シーケンスの第２項である■２を有し、中間レジスタ
が、Ｒ１、Ｒ２またはＲ１＋Ｒ２の和でもなく、高次ビ
ットに関して生データと共に低次ビットの和である実数
シーケンスの中間データセットを表すデータＲ′を有し
、かつ出力レジスタが１１を有する。
Ｒ１を有し、かつＱのレジスタが無定義データを有する
。ｎ＋１次サイクルでは、入力ポートＢへの入力で゛あ
る出力レジスタが最初に０を記憶しており、かつＡレジ
スタが虚数和の第１項■１を有するので、入力は変更さ
れることなく中間レジスタに転送される。ｎ＋２次サイ
クルでは、入力ＡがＲ２を有する。中間レジスタが１１
を有し、かつ実数シーケンスＲ１の第１項が出力レジス
タに到達している。ｎ＋３次項では、入力レジスタが虚
数シーケンスの第２項である■２を有し、中間レジスタ
が、Ｒ１、Ｒ２またはＲ１＋Ｒ２の和でもなく、高次ビ
ットに関して生データと共に低次ビットの和である実数
シーケンスの中間データセットを表すデータＲ′を有し
、かつ出力レジスタが１１を有する。
ｎ＋４次項では、ＡレジスタがＲ３を有し、中間レジス
ター１５が虚数シーケンスの対応する中間項を有し、か
つ出力レジスター３０が実数シーケンスＲ１＋Ｒ２の最
初の２項の和を有する。ｎ＋５次サイクルでは、虚数シ
ーケンスの最後の項がＡレジスタに存在し、中間レジス
タが実数シーケンスの中間項を有し、かつ出力レジスタ
が虚数シーケンスの最初の２項を有する。ｎ＋６次サイ
クル及びｎ＋７次サイクルでは、データが出力レジスタ
に要求される最終結果を発生させるように作業されるの
で、Ａレジスタの内容は定義されない。ｎ＋６次サイク
ルでは、出力レジスタに実数和が現れ、かつｎ＋７次サ
イクルでは虚数和が現れる。
ター１５が虚数シーケンスの対応する中間項を有し、か
つ出力レジスター３０が実数シーケンスＲ１＋Ｒ２の最
初の２項の和を有する。ｎ＋５次サイクルでは、虚数シ
ーケンスの最後の項がＡレジスタに存在し、中間レジス
タが実数シーケンスの中間項を有し、かつ出力レジスタ
が虚数シーケンスの最初の２項を有する。ｎ＋６次サイ
クル及びｎ＋７次サイクルでは、データが出力レジスタ
に要求される最終結果を発生させるように作業されるの
で、Ａレジスタの内容は定義されない。ｎ＋６次サイク
ルでは、出力レジスタに実数和が現れ、かつｎ＋７次サ
イクルでは虚数和が現れる。
上述した従来のプレッシー装置では、中間レジスタを使
用せずにデータが連続的に通過する２個のアキュムレー
タを使用することによって、同じ実数項及び虚数項の結
果が得られる。従って、各項が加算器を通過する時間は
本実施例のそれと同じであるが、各加算器が１度に１項
だけを運ぶことによって、本発明ではハードウェアの加
算器を２度効率的に使用する。本実施例では、部分和レ
ジスタ１４５が使用されず、かつマルチプレクサ１４０
がデータをいつでも線１０２からＡレジスタに送れるよ
うに切り換えられた状態にある。累算プロセスのための
フィードバックループが、出力レジスタ１３０から加算
器１０５の第２人カポートＢへの直接転送によって設け
られる。
用せずにデータが連続的に通過する２個のアキュムレー
タを使用することによって、同じ実数項及び虚数項の結
果が得られる。従って、各項が加算器を通過する時間は
本実施例のそれと同じであるが、各加算器が１度に１項
だけを運ぶことによって、本発明ではハードウェアの加
算器を２度効率的に使用する。本実施例では、部分和レ
ジスタ１４５が使用されず、かつマルチプレクサ１４０
がデータをいつでも線１０２からＡレジスタに送れるよ
うに切り換えられた状態にある。累算プロセスのための
フィードバックループが、出力レジスタ１３０から加算
器１０５の第２人カポートＢへの直接転送によって設け
られる。
部分和レジスタ１４５を使用する実施例が、全て実数ま
たは虚数である数列を加算する表２に開示されている。
たは虚数である数列を加算する表２に開示されている。
左側の列は、表１と同様にサイクルを表す。第２列は入
力Ａの値を、第３列は入力Ｂの値を、第４列は中間レジ
スタ１１５の内容を、第５列は出力レジスタの内容を、
第６列は部分和レジスタ１４５の内容をそれぞれ表して
いる。
力Ａの値を、第３列は入力Ｂの値を、第４列は中間レジ
スタ１１５の内容を、第５列は出力レジスタの内容を、
第６列は部分和レジスタ１４５の内容をそれぞれ表して
いる。
最初の４サイクルは、表１の場合と同様である。
第１の数ＩＯが入力Ａに与えられ、中間レジスタを通過
して出力レジスタに送られ、かつｎ＋３次サイクルに於
て入力Ｂにループ状に戻される。同様に、第２シーケン
スの第１項■１が第１項より１サイクル後に通過する。
して出力レジスタに送られ、かつｎ＋３次サイクルに於
て入力Ｂにループ状に戻される。同様に、第２シーケン
スの第１項■１が第１項より１サイクル後に通過する。
ｎ＋３次サイクルでは、入力Ａが奇数シーケンスの第２
項■３を有し、かつ中間レジスタが偶数シーケンスの前
述した部分項を有する。ｎ＋４次サイクルでは、部分和
■０＋Ｉ２が出力レジスタに現れ、かつ中間レジスタが
奇数シーケンスで中間項を有する。ｎ＋５次サイクルで
は、奇数シーケンスの第２項が出力に現れる。ｎ＋６次
サイクルでは、３個の偶数項の和が出力に現れ、かつ次
のサイクルで部分和レジスタ１４５に転送される。ｎ＋
７次サイクルでは、部分和レジスタ１２５の内容がロー
ドされかつ７ルチプレクサ１４５を介して入力Ａに転送
され、３個の奇数項の和が通常と同様に入力Ｂに現れる
。
項■３を有し、かつ中間レジスタが偶数シーケンスの前
述した部分項を有する。ｎ＋４次サイクルでは、部分和
■０＋Ｉ２が出力レジスタに現れ、かつ中間レジスタが
奇数シーケンスで中間項を有する。ｎ＋５次サイクルで
は、奇数シーケンスの第２項が出力に現れる。ｎ＋６次
サイクルでは、３個の偶数項の和が出力に現れ、かつ次
のサイクルで部分和レジスタ１４５に転送される。ｎ＋
７次サイクルでは、部分和レジスタ１２５の内容がロー
ドされかつ７ルチプレクサ１４５を介して入力Ａに転送
され、３個の奇数項の和が通常と同様に入力Ｂに現れる
。
この時、入力Ａ、Ｂは、従来の加算器としてｎ＋９次サ
イクルで完全和である出力として結果を出すように伝送
される偶数和項及び奇数和項である。
イクルで完全和である出力として結果を出すように伝送
される偶数和項及び奇数和項である。
部分和レジスタ１４５は、このシーケンスに於て１度だ
け使用されて、奇数部分和が計算されるまで偶数部分和
を一時的に記憶する。部分和レジスタ１４５には、完全
和が要求される前の２サイクルで出力データが入るよう
にする制御手段が設けられる。
け使用されて、奇数部分和が計算されるまで偶数部分和
を一時的に記憶する。部分和レジスタ１４５には、完全
和が要求される前の２サイクルで出力データが入るよう
にする制御手段が設けられる。
当業者であれば、上述した開示事項に基づいて本発明を
容易に変形することができる。特に、中間レジスタ１１
５について様々な変形が可能である。中間レジスタ１１
５は、上述した実施例に於て部分低次部分和、キャリー
ビット及び高ビットのための生データのための記憶スペ
ースを有するものとして記載されている。他の変形例と
しては、生データが全加算器に記憶されかつレジスタ１
１５内の高次スペースが排除されるように、ビット２．
３の全加算器にラッチを設けることができる。
容易に変形することができる。特に、中間レジスタ１１
５について様々な変形が可能である。中間レジスタ１１
５は、上述した実施例に於て部分低次部分和、キャリー
ビット及び高ビットのための生データのための記憶スペ
ースを有するものとして記載されている。他の変形例と
しては、生データが全加算器に記憶されかつレジスタ１
１５内の高次スペースが排除されるように、ビット２．
３の全加算器にラッチを設けることができる。
同様に、全加算器Ｏ１１からの出力が出力レジスタに直
接送られてそこで保持され、それによってレジスタ１１
５内の低次スペースを排除することができる。従って、
ここでいう「中間レジスタ」の語は、全加算器に於ける
ラッチのように、フルセットの記憶スペースまたは２用
途記憶領域並びに特別記憶領域の組合せであるにしても
、中間データを記憶するための手段を意味するものと解
される。
接送られてそこで保持され、それによってレジスタ１１
５内の低次スペースを排除することができる。従って、
ここでいう「中間レジスタ」の語は、全加算器に於ける
ラッチのように、フルセットの記憶スペースまたは２用
途記憶領域並びに特別記憶領域の組合せであるにしても
、中間データを記憶するための手段を意味するものと解
される。
上述した実施例は説明を容易にするためのものであって
、本発明はルックアヘッドキャリーまたはキャリー選択
のようなキャリー計画の変形に適応することができる。
、本発明はルックアヘッドキャリーまたはキャリー選択
のようなキャリー計画の変形に適応することができる。
また、本発明は浮動小数点算術に使用することができる
。この場合、加算器の第１部分が指数を比較し、かつ２
つの入力を正規化するのに対して、加算器の第２部分が
正規化数の仮数を加算し、まるめ演算を実行して、オー
バーフロー状態及びアンダーフロー状態を検出する。こ
れらの後者の機能を達成するハードウェアは、１９８２
年発行のシュロモ・ワッサー（ＳｈｌＯｍｏ Ｗａｓｓ
ｅｒ ）及びマイケル−Ｘイー７リン（Ｈｉｃｈａｅｌ
Ａ、 Ｆｌｉｎ ）による［イントロダクション・ト
ウ・アリスメティック・フォー・デジタル・システムズ
、デザイナーズＪ （Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔ
ＯＡｒｉｔｈｍａｔｉｃ ｆｏｒ Ｄｉｇｉｔａｌ Ｓ
ｙｓｔｅｍｓ、 Ｄｅｓｉｇｎｅｒｓ ）なる本のセク
ション３．２に記載されているような従来のものが使用
される。
。この場合、加算器の第１部分が指数を比較し、かつ２
つの入力を正規化するのに対して、加算器の第２部分が
正規化数の仮数を加算し、まるめ演算を実行して、オー
バーフロー状態及びアンダーフロー状態を検出する。こ
れらの後者の機能を達成するハードウェアは、１９８２
年発行のシュロモ・ワッサー（ＳｈｌＯｍｏ Ｗａｓｓ
ｅｒ ）及びマイケル−Ｘイー７リン（Ｈｉｃｈａｅｌ
Ａ、 Ｆｌｉｎ ）による［イントロダクション・ト
ウ・アリスメティック・フォー・デジタル・システムズ
、デザイナーズＪ （Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔ
ＯＡｒｉｔｈｍａｔｉｃ ｆｏｒ Ｄｉｇｉｔａｌ Ｓ
ｙｓｔｅｍｓ、 Ｄｅｓｉｇｎｅｒｓ ）なる本のセク
ション３．２に記載されているような従来のものが使用
される。
尚、本発明は上述した実施例に限定されるものではなく
、本発明の技術的範囲内に於て様々な変形・変更を加え
て実施することができる。
、本発明の技術的範囲内に於て様々な変形・変更を加え
て実施することができる。
（以下余白）
表
サイクル
ｎ＋１
ｎ＋２
ｎ＋３
ｎ＋４
ｎ＋５
ｎ＋６
ｎ＋７
中間レジスタ
出力
■１
Ｒ１＋Ｒ２
ＩＩ ＋Ｉ２
Ｒ１＋Ｒ２＋Ｒ３
ＩＩ ＋Ｉ２ ＋Ｉ３
表２
す歪２少
ｎ＋１
ｎ＋２
ｎ＋３
ｎ＋４
ｎ＋５
ｎ＋６
ｎ＋７偶
ｎ＋８
ｎ＋９
ＩＯ
ＩＯ＋ｌ２
ＩＩ 十Ｉ３
偶
奇
制組釡りタ
出力
部分和
ＩＯ
■１
偶１
奇１
偶１
奇１
■０
■１
１Ｏ＋ｌ２
ＩＩ ±ｌ３
ＩＯ＋Ｉ２＋Ｉ４−偶 偶
ＩＩ 十Ｉ３ ＋Ｉ５ ＝奇
偶十奇
第１図は、本発明によるアキュムレータを示すブロック
図である。 第２図は、本発明によるアキュムレータの実施例を詳細
に説明するブロック図である。 １００・・・アキュムレータ回路 １０２・・・線 １０５・・・加算器１０６・
・・線 １１０・・・上部１１５・・・中間レ
ジスタ１２０・・・下部１３０・・・出力レジスタ１３
２・・・線１４０・・・マルチプレクサ １４５・・・部分和レジスタ 特許出願人 ユナイテッド・チクノロシーズ・コー
ポレイション
図である。 第２図は、本発明によるアキュムレータの実施例を詳細
に説明するブロック図である。 １００・・・アキュムレータ回路 １０２・・・線 １０５・・・加算器１０６・
・・線 １１０・・・上部１１５・・・中間レ
ジスタ１２０・・・下部１３０・・・出力レジスタ１３
２・・・線１４０・・・マルチプレクサ １４５・・・部分和レジスタ 特許出願人 ユナイテッド・チクノロシーズ・コー
ポレイション
Claims (3)
- （１）第１入力ポートと第２入力ポートとを有する加算
器と、前記両入力ポートに入ってくる第１入力数と第２
入力数とを加算して和を算出するための加算器モジュー
ルセットを有する組合せ論理手段と、更に加算を行なう
ために前記和を前記第２入力ポートに転送するための出
力レジスタ手段とを有する集積回路アキュムレータであ
って、前記組合せ論理手段が、前記加算器をその前後で
第１部分と第２部分とに分割するように、部分完了加算
演算の中間形態からなる中間データを記憶するための中
間記憶手段を有し、かつ 前記加算器が前記第１入力数と前記第２入力数との加算
ステップ及び第３入力数と第４入力数との加算ステップ
を同時に実行するように、前記中間データが前記中間記
憶手段内にある際に前記第３入力数及び前記第４入力数
を前記第１ポート及び前記第２ポートにロードするよう
に前記加算機を制御するための手段を備えることを特徴
とする集積回路アキュムレータ。 - （２）一時記憶レジスタが前記出力レジスタ手段とマル
チプレクサとに接続され、かつ前記マルチプレクサが入
力源または前記一時記憶レジスタからの入力データを前
記第１ポートに転送するように接続されており、それに
よって部分和項が前記加算器の出力から前記第１入力ポ
ートに制御可能に転送され、かつ前記出力レジスタに現
れる次の数に加算されることを特徴とする特許請求の範
囲第１項に記載の集積回路アキュムレータ。 - （３）前記第１部分が浮動小数点数の指数を演算処理す
る手段を備え、かつ前記第２部分が浮動小数点数の仮数
を演算処理する手段を備えることを特徴とする特許請求
の範囲第１項に記載の集積回路アキュムレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/253,817 US5010509A (en) | 1988-10-05 | 1988-10-05 | Accumulator for complex numbers |
| US253,817 | 1988-10-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210576A true JPH02210576A (ja) | 1990-08-21 |
Family
ID=22961826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261218A Pending JPH02210576A (ja) | 1988-10-05 | 1989-10-05 | 集積回路アキュムレータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5010509A (ja) |
| JP (1) | JPH02210576A (ja) |
| DE (1) | DE3933172A1 (ja) |
| FR (1) | FR2637398A1 (ja) |
| GB (1) | GB2224377B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899844A (en) * | 1989-01-23 | 1990-02-13 | Atlantic Richfield Company | Acoustical well logging method and apparatus |
| US5128888A (en) * | 1990-04-02 | 1992-07-07 | Advanced Micro Devices, Inc. | Arithmetic unit having multiple accumulators |
| DE59010655D1 (de) * | 1990-04-25 | 1997-04-03 | Itt Ind Gmbh Deutsche | Paralleladdierwerk |
| DE69325786T2 (de) * | 1992-12-04 | 2000-02-17 | Koninklijke Philips Electronics N.V., Eindhoven | Prozessor für gleichförmige Operationen auf Datenreihenfolgen in entsprechenden parallelen Datenströmen |
| US5818743A (en) * | 1995-04-21 | 1998-10-06 | Texas Instruments Incorporated | Low power multiplier |
| DE10041511C1 (de) * | 2000-08-24 | 2001-08-09 | Infineon Technologies Ag | Additionsschaltung für digitale Daten |
| US7424503B2 (en) * | 2003-10-01 | 2008-09-09 | Agilent Technologies, Inc. | Pipelined accumulators |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2541795B1 (fr) * | 1983-02-25 | 1988-10-28 | Thomson Csf Mat Tel | Processeur universel, en particulier pour traitement de signal |
| GB2157032A (en) * | 1984-04-06 | 1985-10-16 | Standard Telephones Cables Ltd | Digital parallel odder |
| US4692888A (en) * | 1984-10-03 | 1987-09-08 | Advanced Micro Devices, Inc. | Method and apparatus for generating and summing the products of pairs of numbers |
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| US4800517A (en) * | 1986-07-30 | 1989-01-24 | Advanced Micro Devices, Inc. | Word-sliced signal processor |
-
1988
- 1988-10-05 US US07/253,817 patent/US5010509A/en not_active Expired - Fee Related
-
1989
- 1989-10-03 GB GB8922236A patent/GB2224377B/en not_active Expired - Lifetime
- 1989-10-04 DE DE3933172A patent/DE3933172A1/de not_active Withdrawn
- 1989-10-05 FR FR8913032A patent/FR2637398A1/fr active Pending
- 1989-10-05 JP JP1261218A patent/JPH02210576A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB8922236D0 (en) | 1989-11-15 |
| FR2637398A1 (fr) | 1990-04-06 |
| DE3933172A1 (de) | 1990-04-12 |
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| US5010509A (en) | 1991-04-23 |
| GB2224377A (en) | 1990-05-02 |
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