JPS6135698A - 時分割通話路装置の系選択方式 - Google Patents
時分割通話路装置の系選択方式Info
- Publication number
- JPS6135698A JPS6135698A JP15691284A JP15691284A JPS6135698A JP S6135698 A JPS6135698 A JP S6135698A JP 15691284 A JP15691284 A JP 15691284A JP 15691284 A JP15691284 A JP 15691284A JP S6135698 A JPS6135698 A JP S6135698A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- system selection
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二重化された時分割通話路装置の系選択方式
に関する。
に関する。
デジタル交換機内の通話路は信頼性を上げるために二重
化するの、が一般的である。第５図はこの一例で、ＴＤ
ＣＰは端末側−型光の信号（クロックも含む）を時分割
多重化して交換機の０系および１系へ与える前方時分割
コネクタ、ＳＷｏ、ＳＷ＋はホット／スタンバイで同期
動作する該０系及び１系の時分割デジタルスイッチ（ネ
ットワーク）、ＴＤＣａは０系および１系の一方を選択
して幹線側−型光へ与える後方時分割コネクタである。
化するの、が一般的である。第５図はこの一例で、ＴＤ
ＣＰは端末側−型光の信号（クロックも含む）を時分割
多重化して交換機の０系および１系へ与える前方時分割
コネクタ、ＳＷｏ、ＳＷ＋はホット／スタンバイで同期
動作する該０系及び１系の時分割デジタルスイッチ（ネ
ットワーク）、ＴＤＣａは０系および１系の一方を選択
して幹線側−型光へ与える後方時分割コネクタである。
後方時分割コネクタＴＤＣＨによる系選択は直接には通
話路共通制御装置５ｐｃｃからの系選択信号Ｓにより°
、間接的にはその上位の通信制御装置ＣＣからの指示に
より行われる。切替えはスビーチバス（通話路）ＳＰと
クロックバスＣＰについて同時に行われる。ＣｏはＯ系
のクロック、Ｃ１は１系のクロックであり、これらが系
選択回路ＳＥＬ ＋で選択される。Ｃは選択されたクロ
ックで、これをフリップフロップＦに入力してその系の
データＤを切り出し、出力する。このフリップフロップ
Ｆの後段にはカウンタ等がおかれる。
話路共通制御装置５ｐｃｃからの系選択信号Ｓにより°
、間接的にはその上位の通信制御装置ＣＣからの指示に
より行われる。切替えはスビーチバス（通話路）ＳＰと
クロックバスＣＰについて同時に行われる。ＣｏはＯ系
のクロック、Ｃ１は１系のクロックであり、これらが系
選択回路ＳＥＬ ＋で選択される。Ｃは選択されたクロ
ックで、これをフリップフロップＦに入力してその系の
データＤを切り出し、出力する。このフリップフロップ
Ｆの後段にはカウンタ等がおかれる。
第６図は第５図の交換機（ＴＤＸとする）を含む全体の
システム構成図で、ＴＥＩ、ＴＥ２は一重化装置で構成
された伝送端末、ＤＯ３はシステム全体のビット同期（
周波数および位相）をとるために高精度（１０”程度）
め基本クロックを供給するデジタルクロック供給装置で
ある。交換機ＴＤＸ内の２系統のクロックＣｏ、Ｃ＋
（ネットワーク・クロックＮＣＬＫ等）はいずれも供
給装置ＤＯ３からの基本クロックを参照しているが、個
々に位相同期発振器（Ｐ Ｌ Ｏ）を用いているため素
子の遅延によって僅かながら位相差が生ずる（この位相
差が後述のクロック割れの原因となる）。
システム構成図で、ＴＥＩ、ＴＥ２は一重化装置で構成
された伝送端末、ＤＯ３はシステム全体のビット同期（
周波数および位相）をとるために高精度（１０”程度）
め基本クロックを供給するデジタルクロック供給装置で
ある。交換機ＴＤＸ内の２系統のクロックＣｏ、Ｃ＋
（ネットワーク・クロックＮＣＬＫ等）はいずれも供
給装置ＤＯ３からの基本クロックを参照しているが、個
々に位相同期発振器（Ｐ Ｌ Ｏ）を用いているため素
子の遅延によって僅かながら位相差が生ずる（この位相
差が後述のクロック割れの原因となる）。
上述した時分割通話路装置の系選択は、従来第３図に示
すように制御装置（Ｓ Ｐ ＣＧ）からの系選択信号Ｓ
を直接系選択回路ＳＥＬ Ｉに入力するという方法で行
われている。選択されるクロックＣｏ、Ｃ＋は前述のよ
うに周波数は等しいが位相的には必らずしも同期してい
ない。加えて、系選択信号Ｓもクロックと非同期である
ため、例えば第４図のようなタイミングで信号ＳがＬ（
ロー）、本例ではクロックＣＯ選択側からＨ（ハイ）本
例ではクロック０１選択側へ９Ｊ換わると、出力クロッ
クＣには図示のようにクロックＣＯの一部（斜線部）が
残り（クロック割れ）、これが１クロツクとしてカウン
トされることがある。
すように制御装置（Ｓ Ｐ ＣＧ）からの系選択信号Ｓ
を直接系選択回路ＳＥＬ Ｉに入力するという方法で行
われている。選択されるクロックＣｏ、Ｃ＋は前述のよ
うに周波数は等しいが位相的には必らずしも同期してい
ない。加えて、系選択信号Ｓもクロックと非同期である
ため、例えば第４図のようなタイミングで信号ＳがＬ（
ロー）、本例ではクロックＣＯ選択側からＨ（ハイ）本
例ではクロック０１選択側へ９Ｊ換わると、出力クロッ
クＣには図示のようにクロックＣＯの一部（斜線部）が
残り（クロック割れ）、これが１クロツクとしてカウン
トされることがある。
このように系選択に伴なう動作で１クロック余分に発生
すると、これをカウントするカウンタの値がずれて以後
のデータ取り込みに支障を与え、データエラーを生じる
。このデータエラーが一方の系の障害を回避するための
系切替時に生ずるのであれば止むを得ないとも言えるが
、スタンバイ系の動作の正常性をチェックするための定
期的な（例えば１日１回の）保守点検時に発生するのは
好ましくない。本発明は系切替え時にこのような不都合
が生じないようにしようとするものである。
すると、これをカウントするカウンタの値がずれて以後
のデータ取り込みに支障を与え、データエラーを生じる
。このデータエラーが一方の系の障害を回避するための
系切替時に生ずるのであれば止むを得ないとも言えるが
、スタンバイ系の動作の正常性をチェックするための定
期的な（例えば１日１回の）保守点検時に発生するのは
好ましくない。本発明は系切替え時にこのような不都合
が生じないようにしようとするものである。
本発明は、二重化され互いに同期動作するデジタルスイ
ッチ部と、これらのデジタルスイッチ部の一方からクロ
ックを選択し該クロックで当該系のデータを取込んで送
出する接続装置を備える時分割通話路装置の系選択方式
において、該クロックとは非同期な系選択信号を、同期
化回路により待機系のクロックで同期化してから、接続
装置の系選択回路へ入力して系切替を行なわせることを
特徴とするものである。
ッチ部と、これらのデジタルスイッチ部の一方からクロ
ックを選択し該クロックで当該系のデータを取込んで送
出する接続装置を備える時分割通話路装置の系選択方式
において、該クロックとは非同期な系選択信号を、同期
化回路により待機系のクロックで同期化してから、接続
装置の系選択回路へ入力して系切替を行なわせることを
特徴とするものである。
非同期に入力される系選択信号を次に切替わるべき系の
クロックで同期化し、この同期化系選択信号を系選択回
路の入力とすると、クロック割れを防止し系選択切替時
に生ずるデータエラーを防止することができる。以下、
図示の実施例を参照しながらこれを詳細に説明する。
クロックで同期化し、この同期化系選択信号を系選択回
路の入力とすると、クロック割れを防止し系選択切替時
に生ずるデータエラーを防止することができる。以下、
図示の実施例を参照しながらこれを詳細に説明する。
第１図は本発明の一実施例を示すブロック図で、第３図
の構成にクロック選択回路ＳＥＬ ２と系選択信号同期
回路ＦＦを追加したものである。同期回路ＦＦはＤタイ
プのフリップフロップで、非同期の系選択信号ＳをＤ入
力に受け、これをクロック端子ＣＫの立下りで取込む。
の構成にクロック選択回路ＳＥＬ ２と系選択信号同期
回路ＦＦを追加したものである。同期回路ＦＦはＤタイ
プのフリップフロップで、非同期の系選択信号ＳをＤ入
力に受け、これをクロック端子ＣＫの立下りで取込む。
クロック端子ＧＫには選択回路ＳＥＬ ２の出力Ｃ２即
ちクロックＣ。
ちクロックＣ。
またはＣＩが供給されるが、この関係は系選択回路ＳＥ
Ｌ Ｉの出力Ｃとは逆になるように制御される。つまり
、選択回路ＳＥＬ ２は選択回路ＳＥＬ ＋と同種のも
のであるが同期回路ＦＦのＱ出力を選択信号としている
ため、Ｓ＝Ｌで系選択回路ＳＥＬ＋にクロックＣｏの選
択を指示しているときは、Ｑ＝Ｈを受けてＣ２＝ＣＩを
出力する。逆にＳ＝Ｈで系選択回路ＳＥＬ ＋にクロッ
クＣ＋の選択を指示しているときはＱ＝Ｌを受けてＣ２
＝Ｃ０を出力する。但し、系選択回路５ＥＬＩを駆動す
るのは系選択信号Ｓではな（、それをクロックＣ２の立
下りで同期イヒした同期化系選択信号Ｓ′である。この
信号Ｓ′は同期回路ＦＦのＱ出力で、選択回路ＳＥＬ
２に与えるζ出力とは逆の位相関係にある。従って、選
択回路ＳＥＬ ＋、ＳＥＬ ２はクロックＣｏ、Ｃ＋の
一方を、互いに逆の関係となるように選択する、換言す
れば選択回路ＳＥＬ ２は選択回路ＳＥＬ ＋が次に選
択するクロックを先に選択している。そして、選択回路
ＳＥＬ ＋が切替わるタイミング（Ｓ’の変化）を、次
に選択するクロックに同期させているので、第４図のよ
うなりロック割れは生じない。
Ｌ Ｉの出力Ｃとは逆になるように制御される。つまり
、選択回路ＳＥＬ ２は選択回路ＳＥＬ ＋と同種のも
のであるが同期回路ＦＦのＱ出力を選択信号としている
ため、Ｓ＝Ｌで系選択回路ＳＥＬ＋にクロックＣｏの選
択を指示しているときは、Ｑ＝Ｈを受けてＣ２＝ＣＩを
出力する。逆にＳ＝Ｈで系選択回路ＳＥＬ ＋にクロッ
クＣ＋の選択を指示しているときはＱ＝Ｌを受けてＣ２
＝Ｃ０を出力する。但し、系選択回路５ＥＬＩを駆動す
るのは系選択信号Ｓではな（、それをクロックＣ２の立
下りで同期イヒした同期化系選択信号Ｓ′である。この
信号Ｓ′は同期回路ＦＦのＱ出力で、選択回路ＳＥＬ
２に与えるζ出力とは逆の位相関係にある。従って、選
択回路ＳＥＬ ＋、ＳＥＬ ２はクロックＣｏ、Ｃ＋の
一方を、互いに逆の関係となるように選択する、換言す
れば選択回路ＳＥＬ ２は選択回路ＳＥＬ ＋が次に選
択するクロックを先に選択している。そして、選択回路
ＳＥＬ ＋が切替わるタイミング（Ｓ’の変化）を、次
に選択するクロックに同期させているので、第４図のよ
うなりロック割れは生じない。
第２図は第１図の動作を示すタイムチャートである。ク
ロック非同期の系選択信号ＳがＬからＨに切替わるタイ
ミングは第４図と同じであるが、この時点では系選択回
路ＳＥＬ ＋によるクロック切替えは行われない。実際
にクロック切替えが行われるのは信号Ｓが変化した後、
次に選択すべき系のクロック（この場合Ｃ＋ ）が立下
った時である。この立下りでフリップフロップＦＦは今
やＨになっている信号Ｓを取込み、Ｑ出力Ｓ′をＨにし
、これにより系選択回路ＳＥＬ ＋は選択クロックをＣ
ｏから０１へ切替える。この信号Ｓ′の変化時点は次に
選択すべきクロックＣＩの立上りより半周期位相が進ん
でいるので、第４図のようなりロック割れの発生は確実
に防止される。
ロック非同期の系選択信号ＳがＬからＨに切替わるタイ
ミングは第４図と同じであるが、この時点では系選択回
路ＳＥＬ ＋によるクロック切替えは行われない。実際
にクロック切替えが行われるのは信号Ｓが変化した後、
次に選択すべき系のクロック（この場合Ｃ＋ ）が立下
った時である。この立下りでフリップフロップＦＦは今
やＨになっている信号Ｓを取込み、Ｑ出力Ｓ′をＨにし
、これにより系選択回路ＳＥＬ ＋は選択クロックをＣ
ｏから０１へ切替える。この信号Ｓ′の変化時点は次に
選択すべきクロックＣＩの立上りより半周期位相が進ん
でいるので、第４図のようなりロック割れの発生は確実
に防止される。
この系ではクロックの立上りが意味を持つので該立上り
を保証しているが、逆に立下りが意味を持つなら信号Ｓ
′はクロックＣ１の立上りに同期させればよい。
を保証しているが、逆に立下りが意味を持つなら信号Ｓ
′はクロックＣ１の立上りに同期させればよい。
尚、次に切替わるべき系のクロック信号が障害となった
場合、選択回路ＳＥＬ ２の出力Ｃ２にはクロック成分
がなくなるので、この状態で系選択信号Ｓを切替えても
同期回路ＦＦは動作しない。
場合、選択回路ＳＥＬ ２の出力Ｃ２にはクロック成分
がなくなるので、この状態で系選択信号Ｓを切替えても
同期回路ＦＦは動作しない。
このため、同期化系選択信号Ｓ′は変化しないので、系
選択回路ＳＥＬ ＋による系切替は行われない不都合が
生ずる。このクロック障害は系選択信号Ｓを切替えた制
御装置（ＳＰＣＣまたはＣＣ）が、その結果としての同
期化系選択信号Ｓ′を監視し、それが一定時間内（クロ
ックの１周期内）に変化するか否−かで検出できるので
、その検出結果により障害表示することができる。
選択回路ＳＥＬ ＋による系切替は行われない不都合が
生ずる。このクロック障害は系選択信号Ｓを切替えた制
御装置（ＳＰＣＣまたはＣＣ）が、その結果としての同
期化系選択信号Ｓ′を監視し、それが一定時間内（クロ
ックの１周期内）に変化するか否−かで検出できるので
、その検出結果により障害表示することができる。
以上述べたように本発明によれば、二重化された時分割
通話路装置の系選択時にクロック割れによるデータエラ
ーを生じさせることがない利点を有する。
通話路装置の系選択時にクロック割れによるデータエラ
ーを生じさせることがない利点を有する。
第１図は本発明の一実施例を示すブロック図、第２図は
そのタイムチャート、第３図および第４図は従来の系選
択方式を示すブロック図およびタイムチャート、第５図
は二重化された通話路装置を有するデジタル交換機のブ
ロック図、第６図は交換機を含む全体の概略ブロック図
である。 図中、ＳＷａ、ＳＷ＋はデジタルスイッチ部、ＴＤＣＢ
は接続装置、ＳＥＬ＋は系選択回路、５ＥＬ２はクロッ
ク選択回路、ＦＦは系選択信号同期回路である。
そのタイムチャート、第３図および第４図は従来の系選
択方式を示すブロック図およびタイムチャート、第５図
は二重化された通話路装置を有するデジタル交換機のブ
ロック図、第６図は交換機を含む全体の概略ブロック図
である。 図中、ＳＷａ、ＳＷ＋はデジタルスイッチ部、ＴＤＣＢ
は接続装置、ＳＥＬ＋は系選択回路、５ＥＬ２はクロッ
ク選択回路、ＦＦは系選択信号同期回路である。
Claims (2)
- （１）二重化され互いに同期動作するデジタルスイッチ
部と、これらのデジタルスイッチ部の一方からクロック
を選択し該クロックで当該系のデータを取込んで送出す
る接続装置を備える時分割通話路装置の系選択方式にお
いて、該クロックとは非同期な系選択信号を、同期化回
路により待機系のクロックで同期化してから、接続装置
の系選択回路へ入力して系切替を行なわせることを特徴
とする時分割通話路装置の系選択方式。 - （２）同期化回路は、系選択回路により選択されていな
い系のクロックを選択するクロック選択回路と、該クロ
ック選択回路の出力クロックの変化タイミングに、外部
から与えられる非同期の系選択信号を同期化する系選択
信号同期回路を備え、該同期回路の出力で系選択回路を
またその反転信号で該クロック選択回路を選択動作させ
るようにしてなることを特徴とする特許請求の範囲第１
項記載の時分割通話路装置の系選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691284A JPS6135698A (ja) | 1984-07-27 | 1984-07-27 | 時分割通話路装置の系選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691284A JPS6135698A (ja) | 1984-07-27 | 1984-07-27 | 時分割通話路装置の系選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135698A true JPS6135698A (ja) | 1986-02-20 |
Family
ID=15638095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15691284A Pending JPS6135698A (ja) | 1984-07-27 | 1984-07-27 | 時分割通話路装置の系選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135698A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815394A (ja) * | 1981-07-21 | 1983-01-28 | Fujitsu Ltd | 通話路メモリの二重化方式 |
-
1984
- 1984-07-27 JP JP15691284A patent/JPS6135698A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815394A (ja) * | 1981-07-21 | 1983-01-28 | Fujitsu Ltd | 通話路メモリの二重化方式 |
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