JPS6137200U - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS6137200U
JPS6137200U JP12094584U JP12094584U JPS6137200U JP S6137200 U JPS6137200 U JP S6137200U JP 12094584 U JP12094584 U JP 12094584U JP 12094584 U JP12094584 U JP 12094584U JP S6137200 U JPS6137200 U JP S6137200U
Authority
JP
Japan
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field effect
effect transistor
memory device
memory cell
semiconductor memory
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Pending
Application number
JP12094584U
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English (en)
Inventor
幸太郎 田中
康 川上
正博 秋山
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の実施例を説明するための回路図、第２
図は第１図の回路の動作を説明するための図、第３図及
び第５図は従来のスタティックメモリの回路図、第４図
及び第６図はそれぞれ第３図及び第５図の回路の動作を
説明するための図である。 ＣＩ， Ｃ２・・・・・・メモリセル、Ｖｏ・・・・・
・定電位電源、Ｇ・・・・・・接地電位、Ｂ・・・・・
・非反転ビット線、百・・・・・・反転ビット線、Ｗｌ
， Ｗ２・・曲ワード線、Ｑ１１〜Ｑ１４・・・・・・
Ｅ．ＦＥＴ，Ｑｌ ５，Ｑｌ ６・・・・・・Ｄ．ＦＥ
ＴＸＱＢＩ，ＱＢ２，ＱＢ５，ＱＢ６・・・・・−Ｅ−
ＦＥＴプルアップ、ＱＢ３，ＱＢ４，ＱＢ７，ＱＢ８・
・・・・・Ｄ．ＦＥＴプルアップ、Ｎｌ，Ｎ２・・曲ノ
ード。

Claims (1)

    【実用新案登録請求の範囲】
  1. 電界効果トランジスタを用いたスタテイクメモリセルと
    、該スタテイクメモリセルのビット線にゲート電極及び
    ソース蕾極が接続されたデプレツション型の第１電界効
    果トランジスタと、前記スタテイクメモリセルの前記ビ
    ット線にソース電極カ忙接続されたエンハンスメント型
    あるいはデプレツション型の第２電界効果トランジスタ
    と、前記第１電界効果トランジスタのドレイン電極が接
    続され且つ前記第２電界効果トランジスタのドレイン電
    極及びゲート電極が接続された定電位電源とを備えてな
    ることを特徴とする半導体メモリ装置。
JP12094584U 1984-08-08 1984-08-08 半導体メモリ装置 Pending JPS6137200U (ja)

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JP12094584U JPS6137200U (ja) 1984-08-08 1984-08-08 半導体メモリ装置

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JPS6137200U true JPS6137200U (ja) 1986-03-07

Family

ID=30679742

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JP12094584U Pending JPS6137200U (ja) 1984-08-08 1984-08-08 半導体メモリ装置

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54148442A (en) * 1978-05-15 1979-11-20 Nec Corp Memory unit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54148442A (en) * 1978-05-15 1979-11-20 Nec Corp Memory unit

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