JPS6138513B2 - - Google Patents
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- Publication number
- JPS6138513B2 JPS6138513B2 JP56137928A JP13792881A JPS6138513B2 JP S6138513 B2 JPS6138513 B2 JP S6138513B2 JP 56137928 A JP56137928 A JP 56137928A JP 13792881 A JP13792881 A JP 13792881A JP S6138513 B2 JPS6138513 B2 JP S6138513B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- slave
- machine
- data
- payment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Cash Registers Or Receiving Machines (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の詳細な説明】
本発明は子機に記憶されている登録処理された
売上げデータ等の情報を親機に収集するように成
したインラインシステムの改良に関し、特に電子
式キヤツシユレジスタ（以下単にECRと称す）
をインライン接続したシステムの改良に関するも
のである。
売上げデータ等の情報を親機に収集するように成
したインラインシステムの改良に関し、特に電子
式キヤツシユレジスタ（以下単にECRと称す）
をインライン接続したシステムの改良に関するも
のである。
従来のECRでは、各取引登録等で発生したデ
ータを記憶したメモリの記憶情報は、そのECR
の精算動作が行なわれることにより、クリアされ
る構成になつている。
ータを記憶したメモリの記憶情報は、そのECR
の精算動作が行なわれることにより、クリアされ
る構成になつている。
一方最近、ある程度規模の大きな店舗におい
て、複数のECRを互に電気的に連結し、その中
の一つのECRあるいは別に設けた中央処理機
（親機）が各ECR（子機）とデータ授受を行ない
得るようにシステムを構成し、子機に登録記憶さ
れている情報を親機において収集し、店舗全体の
販売状況を迅速に把握し得るようにしたインライ
ンシステムが開発され、実用化されている。
て、複数のECRを互に電気的に連結し、その中
の一つのECRあるいは別に設けた中央処理機
（親機）が各ECR（子機）とデータ授受を行ない
得るようにシステムを構成し、子機に登録記憶さ
れている情報を親機において収集し、店舗全体の
販売状況を迅速に把握し得るようにしたインライ
ンシステムが開発され、実用化されている。
このようなインラインシステムにおいて、親機
によつて各ECR子機の登録データを収集する前
に各々のECR子機単独で精算動作が行なわれ
て、各々のECR子機の記憶データが精算動作の
ためクリアされてしまえば、以後のシステムとし
てのデータ収集が出来なくなる問題があつた。
によつて各ECR子機の登録データを収集する前
に各々のECR子機単独で精算動作が行なわれ
て、各々のECR子機の記憶データが精算動作の
ためクリアされてしまえば、以後のシステムとし
てのデータ収集が出来なくなる問題があつた。
本発明は上記の点に鑑みて成されたものであ
り、親機からの精算指令あるいは子機自身での精
算操作を行なつても子機はメモリクリアされずマ
シンロツク状態となり、子機のメモリクリア及び
マシンロツク状態の解除を親機からのメモリクリ
ア指令により行なうことが可能なインラインシス
テムにおける子機のメモリクリア処理方式を提供
することを目的とし、この目的を達成するため、
本発明は子機に記憶されている登録処理された売
上データ等の情報を親機に収集するように成した
インラインシステムにおいて、親機側にメモリク
リア指令手段を設け、親機からの精算指令あるい
は子機自身の精算操作による精算動作を行なつた
子機のメモリクリアを親機に設けられたメモリク
リア指令手段により実行するように成されてい
る。
り、親機からの精算指令あるいは子機自身での精
算操作を行なつても子機はメモリクリアされずマ
シンロツク状態となり、子機のメモリクリア及び
マシンロツク状態の解除を親機からのメモリクリ
ア指令により行なうことが可能なインラインシス
テムにおける子機のメモリクリア処理方式を提供
することを目的とし、この目的を達成するため、
本発明は子機に記憶されている登録処理された売
上データ等の情報を親機に収集するように成した
インラインシステムにおいて、親機側にメモリク
リア指令手段を設け、親機からの精算指令あるい
は子機自身の精算操作による精算動作を行なつた
子機のメモリクリアを親機に設けられたメモリク
リア指令手段により実行するように成されてい
る。
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は本発明を適用したインラインシステム
の構成を示すブロツク図である。
の構成を示すブロツク図である。
第１図に於て、ＭはECR親機、Ｓ１，Ｓ２…
…はECR子機であり、該親機Ｍと子機Ｓ１，Ｓ
２……は伝送ラインＬを介してインライン接続さ
れている。
…はECR子機であり、該親機Ｍと子機Ｓ１，Ｓ
２……は伝送ラインＬを介してインライン接続さ
れている。
親機Ｍにおいて、１は単価、数量等を入力する
数値情報入力手段、２は該数値情報入力手段１の
キーエンコーダ、３は部門キー、小計キー等のフ
アンクシヨン情報入力手段であり、精算指令キー
Ａ、集計指令キーＢ、メモリクリア指令キーＣを
含んでいる。４は上記フアンクシヨン情報入力手
段３に接続されたキー判別手段、５は中央演算処
理装置（CPU）、６は該CPU５の伝送用プログラ
ムを含む制御動作プログラムを記憶しているメモ
リであり、このメモリ６はリードオンリメモリ
（ROM）により構成されている。また７は登録デ
ータ、子機からの収集データ等を記憶するデータ
記憶メモリである。このメモリ７はランダムアク
セスメモリ（RAM）により構成されており、ア
ドレスカウンタ８によつてアドレス指定され、入
出力制御手段９を介してCPU５との間で情報の
送受が行なわれる。また１０は表示手段、１１は
印字手段である。
数値情報入力手段、２は該数値情報入力手段１の
キーエンコーダ、３は部門キー、小計キー等のフ
アンクシヨン情報入力手段であり、精算指令キー
Ａ、集計指令キーＢ、メモリクリア指令キーＣを
含んでいる。４は上記フアンクシヨン情報入力手
段３に接続されたキー判別手段、５は中央演算処
理装置（CPU）、６は該CPU５の伝送用プログラ
ムを含む制御動作プログラムを記憶しているメモ
リであり、このメモリ６はリードオンリメモリ
（ROM）により構成されている。また７は登録デ
ータ、子機からの収集データ等を記憶するデータ
記憶メモリである。このメモリ７はランダムアク
セスメモリ（RAM）により構成されており、ア
ドレスカウンタ８によつてアドレス指定され、入
出力制御手段９を介してCPU５との間で情報の
送受が行なわれる。また１０は表示手段、１１は
印字手段である。
１２は親機Ｍの動作モードを登録モード、設定
モード、点検モード、精算モード等に設定するモ
ードスイツチであり、子機Ｓ１，Ｓ２……の記憶
データを収集するための伝送モードスイツチを有
しており、該伝送モードスイツチの信号はCPU
５に入力される。１３はIRC（インターレジスタ
コントロール）制御手段、１４は伝送モード状態
を表示するランプであり、該ランプ１４はIRC制
御手段１３からの出力信号により動作する駆動手
段１５により駆動されるように構成されている。
モード、点検モード、精算モード等に設定するモ
ードスイツチであり、子機Ｓ１，Ｓ２……の記憶
データを収集するための伝送モードスイツチを有
しており、該伝送モードスイツチの信号はCPU
５に入力される。１３はIRC（インターレジスタ
コントロール）制御手段、１４は伝送モード状態
を表示するランプであり、該ランプ１４はIRC制
御手段１３からの出力信号により動作する駆動手
段１５により駆動されるように構成されている。
子機Ｓ１において、２１は単価、数量等を入力
する数値情報入力手段、２２は該数値情報入力手
段２１のキーエンコーダ、２３は部門キー、小計
キー等のフアクシヨン情報入力手段、２４は該フ
アンクシヨン情報入力手段２３に接続されたキー
判断手段、２５は中央演算処理装置（CPU）、２
６は該CPU２５の制御動作プログラムを記憶し
ているメモリであり、このメモリ２６はリードオ
ンリメモリ（ROM）により構成されている。ま
た２７は登録データ等を記憶するデータ記憶メモ
リであり、この２７はランダムアクセスメモリ
（RAM）により構成されており、アドレスカウン
タ２８によつてアドレス指定され、入出力制御手
段２９を介してCPU２５との間で情報の送受な
われる。また３０は表示手段、３１は印字手段で
ある。
する数値情報入力手段、２２は該数値情報入力手
段２１のキーエンコーダ、２３は部門キー、小計
キー等のフアクシヨン情報入力手段、２４は該フ
アンクシヨン情報入力手段２３に接続されたキー
判断手段、２５は中央演算処理装置（CPU）、２
６は該CPU２５の制御動作プログラムを記憶し
ているメモリであり、このメモリ２６はリードオ
ンリメモリ（ROM）により構成されている。ま
た２７は登録データ等を記憶するデータ記憶メモ
リであり、この２７はランダムアクセスメモリ
（RAM）により構成されており、アドレスカウン
タ２８によつてアドレス指定され、入出力制御手
段２９を介してCPU２５との間で情報の送受な
われる。また３０は表示手段、３１は印字手段で
ある。
３２は子機Ｓ１の動作モードを登録モード、設
定モード、点検モード、精算モード等に設定する
モードスイツチ、３３はIRC制御手段であり、該
IRC制御手段３３はラインＬを介して親機Ｍの
IRC制御手段１３に接続されている。また３４は
伝送モード状態を表示するランプであり、該ラン
プ３４はIRC制御手段３３からの出力信号により
動作する駆動手段３５により駆動されるように構
成されている。
定モード、点検モード、精算モード等に設定する
モードスイツチ、３３はIRC制御手段であり、該
IRC制御手段３３はラインＬを介して親機Ｍの
IRC制御手段１３に接続されている。また３４は
伝送モード状態を表示するランプであり、該ラン
プ３４はIRC制御手段３３からの出力信号により
動作する駆動手段３５により駆動されるように構
成されている。
また子機Ｓ２，……についても子機Ｓ１と同様
に構成されている。
に構成されている。
次に上記した構成の動作を第２図に示す動作フ
ロー図を参照して説明する。
ロー図を参照して説明する。
今仮に親機Ｍ側より子機Ｓ側の精算を行う場
合、オペレータはまずモードスイツチ１２の伝送
モードスイツチを押圧しCPU５に親機Ｍを伝送
モードに設定したことを知らせる。この指示を受
けたCPU５は以後に入力されて来る各種指示入
力等をROM６内に記憶された伝送プログラムに
従い処理する。
合、オペレータはまずモードスイツチ１２の伝送
モードスイツチを押圧しCPU５に親機Ｍを伝送
モードに設定したことを知らせる。この指示を受
けたCPU５は以後に入力されて来る各種指示入
力等をROM６内に記憶された伝送プログラムに
従い処理する。
次にオペレータは数値情報入力手段１よりキー
エンコーダ２を介して伝送相手の子機番号（例え
ば子機Ｓ１に対する番号）をCPU５に入力する
（第２図段階）。続いて、オペレータはフアンク
シヨンキー群３の精算動作を指定するための特定
キーＡを押圧し、キー判別手段４を介して先に指
定した子機Ｓ１の精算指示をCPU５に与える
（段階）。この指示を受けたCPU５はROM６に
記憶されている伝送プログラムの制御の下にIRC
制御手段１３を介して子機側に精算指令を与え
る。
エンコーダ２を介して伝送相手の子機番号（例え
ば子機Ｓ１に対する番号）をCPU５に入力する
（第２図段階）。続いて、オペレータはフアンク
シヨンキー群３の精算動作を指定するための特定
キーＡを押圧し、キー判別手段４を介して先に指
定した子機Ｓ１の精算指示をCPU５に与える
（段階）。この指示を受けたCPU５はROM６に
記憶されている伝送プログラムの制御の下にIRC
制御手段１３を介して子機側に精算指令を与え
る。
この精算指令をIRC制御手段３３を介して受信
した子機Ｓ１（段階）はCPU２５の制御の下
にメモリ２７の記憶内容を入出力制御手段２９を
介して読み出し、IRC制御手段３３の制御の下に
その精算データを親機Ｍに転送し（段階）、子
機Ｓ１自身はマシンロツク状態になる。
した子機Ｓ１（段階）はCPU２５の制御の下
にメモリ２７の記憶内容を入出力制御手段２９を
介して読み出し、IRC制御手段３３の制御の下に
その精算データを親機Ｍに転送し（段階）、子
機Ｓ１自身はマシンロツク状態になる。
親機においては、この転送されて来たデータを
受信し（段階）、メモリ７の所定のエリアに記
憶すると共にその内容を印字部１１により印字す
る（段階）。
受信し（段階）、メモリ７の所定のエリアに記
憶すると共にその内容を印字部１１により印字す
る（段階）。
また子機Ｓ２に対する精算指令についても同様
に行なわれる。
に行なわれる。
なお、このような精算指令を行なえば、従来は
メモリ３７の記憶データがクリアされる構成にな
つていたが、本発明においてはクリアされず、マ
シンロツク状態を維持する。このため本発明にお
いては精算動作終了後であつてもデータ集計を行
うことが出来る。
メモリ３７の記憶データがクリアされる構成にな
つていたが、本発明においてはクリアされず、マ
シンロツク状態を維持する。このため本発明にお
いては精算動作終了後であつてもデータ集計を行
うことが出来る。
即ち、親機Ｍにおいて各子機Ｓ１，Ｓ２……の
精算動作を行なわせた後、集計すべき子機番号を
指定し（段階）、集計指令キーＢを押圧する
と、まず最初に子機Ｓ１に対する集計指示がライ
ンＬを介して子機に転送される（段階）。この
集計指示を受けた子機Ｓ１は（段階）、マシン
ロツク状態のままメモリ２７に記憶されている集
計データを読み出して親機Ｍに転送する（段階
）。親機Ｍはこの集計データを受信し（段階
）、加算集計すると共に（段階）、次の子機Ｓ
２に対する集計指示を転送し、以下同様の動作が
繰返され、親機Ｍにおいて各子機の記憶データの
集計が行なわれ、その加算集計結果が印字部１１
により印字される（段階）。
精算動作を行なわせた後、集計すべき子機番号を
指定し（段階）、集計指令キーＢを押圧する
と、まず最初に子機Ｓ１に対する集計指示がライ
ンＬを介して子機に転送される（段階）。この
集計指示を受けた子機Ｓ１は（段階）、マシン
ロツク状態のままメモリ２７に記憶されている集
計データを読み出して親機Ｍに転送する（段階
）。親機Ｍはこの集計データを受信し（段階
）、加算集計すると共に（段階）、次の子機Ｓ
２に対する集計指示を転送し、以下同様の動作が
繰返され、親機Ｍにおいて各子機の記憶データの
集計が行なわれ、その加算集計結果が印字部１１
により印字される（段階）。
以上の様にして集計動作等が完了し、各子機Ｓ
１，Ｓ２……の記憶データをクリアしても良い時
点になればオペレータは上記と同様に子機番号
（例えば子機Ｓ１に対する）を指定し（段階）、
フアンクシヨンキー群３のメモリクリア指令キー
Ｃを押圧し、CPU５にクリア指示を与える（段
階）。この指示を受けたCPU５はIRC制御手段
１３を介して子機Ｓ１に対してクリアコマンドを
転送する。子機Ｓ１はこのクリアコマンドを受信
し（段階）、CPU２５によりメモリ２７の記憶
内容をクリアすると共に（段階）、マシンロツ
ク状態を解除し、更にそのメモリクリア終了デー
タを親機Ｍに転送する（段階）。親機Ｍはこの
メモリクリア終了データを受信し（段階）印字
部１１によりそのメツセイジを印字する。
１，Ｓ２……の記憶データをクリアしても良い時
点になればオペレータは上記と同様に子機番号
（例えば子機Ｓ１に対する）を指定し（段階）、
フアンクシヨンキー群３のメモリクリア指令キー
Ｃを押圧し、CPU５にクリア指示を与える（段
階）。この指示を受けたCPU５はIRC制御手段
１３を介して子機Ｓ１に対してクリアコマンドを
転送する。子機Ｓ１はこのクリアコマンドを受信
し（段階）、CPU２５によりメモリ２７の記憶
内容をクリアすると共に（段階）、マシンロツ
ク状態を解除し、更にそのメモリクリア終了デー
タを親機Ｍに転送する（段階）。親機Ｍはこの
メモリクリア終了データを受信し（段階）印字
部１１によりそのメツセイジを印字する。
また子機Ｓ２に対するメモリクリア指令につい
ても同様に行なわれる。
ても同様に行なわれる。
第３図は本発明におけるメモリクリア処理方式
のコントロールフローをより詳細に示したもので
あり、段階により親機Ｍにおいてデータブロツ
ク番号等の初期設定が行なわれ、次の段階にお
いて指定されたデータ伝送が行なわれ、段階〓に
おいて指定された子機がマシンロツク状態にな
り、段階において子機は親機からのアクセス
（指令）があれば、その内容を判断し、メモリク
リア指令以外であれば（段階〓）指定のデータ伝
送を行ない（段階〓）、次のアクセスを持ち、ま
たメモリクリア指令であれば段階〓に進み、メモ
リクリアを実行すると共にマシンロツク状態を解
除し、一連の伝送処理の終結となる。
のコントロールフローをより詳細に示したもので
あり、段階により親機Ｍにおいてデータブロツ
ク番号等の初期設定が行なわれ、次の段階にお
いて指定されたデータ伝送が行なわれ、段階〓に
おいて指定された子機がマシンロツク状態にな
り、段階において子機は親機からのアクセス
（指令）があれば、その内容を判断し、メモリク
リア指令以外であれば（段階〓）指定のデータ伝
送を行ない（段階〓）、次のアクセスを持ち、ま
たメモリクリア指令であれば段階〓に進み、メモ
リクリアを実行すると共にマシンロツク状態を解
除し、一連の伝送処理の終結となる。
なお、子機単独の精算処理動作においても該子
機のメモリ２７の記憶内容はクリアされずマシン
ロツク状態になり、このマシンロツク状態は親機
Ｍからのメモリクリア指令により解除されると共
にメモリ２７の記憶内容がクリアされる。
機のメモリ２７の記憶内容はクリアされずマシン
ロツク状態になり、このマシンロツク状態は親機
Ｍからのメモリクリア指令により解除されると共
にメモリ２７の記憶内容がクリアされる。
以上に述べたように、本発明のインラインシス
テムによれば、親機からの精算指令あるいは子機
自身の精算操作による精算動作を行なつた子機自
身はマシンロツク状態になり、またこの精算動作
により上記子機のメモリはクリアされておらず、
このメモリクリアはメモリクリア可能な時に操作
される親機側のメモリクリア指令手段からの指令
を受けることで初めて実行され、且つマシンロツ
ク状態も同時に解除されるこから、インライ接続
された子機の記憶データの保護をより信頼性の高
いものにすることができる。
テムによれば、親機からの精算指令あるいは子機
自身の精算操作による精算動作を行なつた子機自
身はマシンロツク状態になり、またこの精算動作
により上記子機のメモリはクリアされておらず、
このメモリクリアはメモリクリア可能な時に操作
される親機側のメモリクリア指令手段からの指令
を受けることで初めて実行され、且つマシンロツ
ク状態も同時に解除されるこから、インライ接続
された子機の記憶データの保護をより信頼性の高
いものにすることができる。
更に精算した後であつても各子機のデータを親
機により集計することが出来ると共に、インライ
ンシステムにおいて親機による子機データの集中
管理を行うことができる。
機により集計することが出来ると共に、インライ
ンシステムにおいて親機による子機データの集中
管理を行うことができる。
第１図は本発明の実施されるインラインシステ
ムの構成を示すブロツク図、第２図はその動作説
明に供する動作フロー図、第３図は本発明のコン
トロールフロー図である。 Ｍ……親機、Ｓ１，Ｓ２……子機、Ｌ……伝送
ライン、２７……メモリ、Ａ……精算指令キー、
Ｃ……メモリクリア指令キー。
ムの構成を示すブロツク図、第２図はその動作説
明に供する動作フロー図、第３図は本発明のコン
トロールフロー図である。 Ｍ……親機、Ｓ１，Ｓ２……子機、Ｌ……伝送
ライン、２７……メモリ、Ａ……精算指令キー、
Ｃ……メモリクリア指令キー。
Claims (1)
- １ 子機のメモリに記憶されている登録処理され
た売上データ等の情報を親機に収集するように成
したインラインシステムにおいて、上記親機側に
上記子機のメモリに記憶されたデータをクリアす
るためのメモリクリア指令手段を設け、親機から
の精算指令あるいは子機自身の精算操作による精
算動作を行なつた子機自身をマシンロツク状態に
し、この子機のメモリをクリア可能な状態の時に
操作される上記親機に設けられたメモリクリア指
令手段による指令を受けることで、かかる子機の
メモリクリアを実行すると共に子機のマシンロツ
ク状態を解除するように成したことを特徴とすイ
ンラインシステムにおける子機のメモリクリア処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137928A JPS5839336A (ja) | 1981-08-31 | 1981-08-31 | インラインシステムにおける子機のメモリクリア処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137928A JPS5839336A (ja) | 1981-08-31 | 1981-08-31 | インラインシステムにおける子機のメモリクリア処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839336A JPS5839336A (ja) | 1983-03-08 |
| JPS6138513B2 true JPS6138513B2 (ja) | 1986-08-29 |
Family
ID=15209956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137928A Granted JPS5839336A (ja) | 1981-08-31 | 1981-08-31 | インラインシステムにおける子機のメモリクリア処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839336A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734082U (ja) * | 1980-08-07 | 1982-02-23 | ||
| JPS57172465A (en) * | 1981-04-15 | 1982-10-23 | Tokyo Electric Co Ltd | On-line cash register |
-
1981
- 1981-08-31 JP JP56137928A patent/JPS5839336A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839336A (ja) | 1983-03-08 |
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