JPS6139628A - デコード方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、訂正ワード（！ニー緒ｌこ第１の順序で生
じる第１のシーケンスのディジタルデータワードを、第
２の順序で生じる第２のシーケンスのディジタルデータ
ワードに再給合せするための方法および装置に関するも
のであり、こ＼で、所与の数のデータワードおよび訂正
ワードによってブロックが構成されるものである。

このような方法および装置は、特に、記録媒体上でディ
ジタル的に記録されたオーディオ信号の再生において使
用される。本来はアナログ的である信号をディジクル化
して、それらを記録媒体に記録させることは導通に行な
われていることである。これの意味することは、該信号
は所定シーケンスのデータワードからなり、その各々は
１例えば１本来的なアナログ信号の電圧の瞬時値である
サンプルを表わしているというこ吉である。記録された
データワードを保護するため、すなわち、これらのデー
タワードが修正されることを防止し、いくつかの連続的
なデータワードが同時に破壊されることを防止するため
に、よく知られている方法によって記録されるのに先立
って、あるシーケンスのデータワードがコード化される
。コード化処理においては、データワードの初めのシー
ケンスは修正され、付加的な訂正ワードが加えられる。

この操作において、データワードのシーケンスは。

初めには連続的であったデータワードがある距離をもっ
て分離され、別異のデータワードがそれらの間に配せら
れるようなやり方で修正される。訂正ワードは訂正をす
ることを可能にし。

かくして、１個またはいくつかのデータワードをグルー
プに保存するようにされる。データワードをコード化さ
せることは、ごみや、記録媒体のきずや、テープ記録の
ときの切断や編集操作等によって生じる乱れから記録を
保護することを可能なものにする。記録されたデータワ
ードを再生させる処理においては、これらは同じコード
のルールにしたがってデコードされねばならない。デコ
ード化の処理においては、データワードの初めのシーケ
ンスが再構築される。

記録処理の間に加えられる訂正ワードの有効な使用によ
り、前述された混乱の影響を軽減することが可能にされ
、初めのディジタル信号ができるだけ少ないエラーをも
って再生することができるようにされる。

このようなデコード化の方法は、「オーディオ産業社会
手刷（Ａｕｄｉｏ　Ｅｎｇｉｎｅｅｒｉｎｇ　５ｏｃｉ
ｅｔｙＰｒｅｐｒｉｎｔｓ　）　Ｊの１９８０年１０月
６１日付は第１６７７号および１９８２年３月２日付は
第１８８５号から知られているものである。例えば、オ
ーディオ信号のサンプルを表わす個別的なデータワード
はインクリーブされる。パリティチェックの和が加えら
れて、データワードはブロックフォーマットにされる。

よく知られているＤＡＳＨフォーマットの場合には、こ
れが意味することは、４個のパリティチェックの和であ
って、それらの中の２個はＱでありそれらの中の２個は
Ｐであるものが、エラー検知に対するワードと同様に、
１２個のデータワードに対して加えられる。

通常の方法によるデコード化においては、多くの処理ス
テップが普通である。

１、　ブロックエラー検知の処理 ２　第１の訂正コードの処理 ３、　第２の訂正コードの処理 このシーケンスにおいて、各々の先行するコードが、追
従のものに対するエラーインディケークとして使用され
る。

第１および第２の訂正コードについてくり返される評価
は、該方法および装置の訂正能力を改善させることがで
きる。しかしながら、多重な訂正ステップの効果は制限
されて留まる。ブロックエラー検知に対してコードによ
って行なわれるエラー検知なしで、２個の連続的なブロ
ックを２個の処理ステップで訂正することだけが可能で
ある。

発明の概要 特許請求の範囲において特徴づけられるこの発明によれ
ば、処理ステップ数を増加することなしに、より多くの
連続的なエラーのあるブロックを訂正することができる
方法および装置を規定する問題が解決される。

この発明において特にもたらされると認められるべき利
点は１例えば、前に記録された信号の上に間欠的に乱さ
れる重ね書きをもって新らしい信号を再記録させること
は、記録媒体上に。

新らしい記録とは関係のない信号を有する短小ゾーンを
生じさせ、これは、この発明によれば。

通常の読出しエラーと同様なやり方で有効に訂正される
ということである。これにより、消去ヘッドを必要とす
ることなく、ディジクルテープレコーダを操作させるこ
とが可能にされる。

バースｉ・で生じる読出しエラーの場合には、この発明
により、デコーダの訂正能力は適当数の訂正ステップを
もって相当に増大されることができる。切り貼りが行な
われたテープ記録においては、関連のないデータワード
がいくつかのトラック上の切断部の近傍に存在しており
、このデータ分配は書込みエラーとしてエラーがあるよ
うに解釈される。この発明によれば、テープの切断によ
るエラーと個別的なトラック上の個別的な書込みエラー
とを信頼度高く区別することが可能であり、かくして、
テープの切断位置において音響的に充分な信号処理をす
ることができる。

以下、単なる可能性のある実施を示す図面に基づいて、
この発明について説明される。

好適実施例の説明 第１図に示されたブロック１９は、よく知られているル
ールによって、左から右へと１次のように構成されてい
る。すなわち、同期ワード１８、第１グループのデータ
ワード１．２，３゜４．５　および６．１対のＱ訂正ワ
ード１６および１４，１対のＰ訂正ワード１５および１
６゜第２グループのデータワード７．８，９，１０゜１
１および１２．そしオブロックエラー訂正コード１７　
（ＯＲＣＣ＝サイクリック冗長性チェックコード（Ｃｙ
ｃｌｉｃ　ｒｅｄｕｎｄａｎｃｙ　ｃｈｅｃｋ　ｃｏｄ
ｅ　）のためのＯＲ）　　からなっている。例えば、そ
れらのワードの全ては１通常のＤＡＳＨフォーマットで
用いられるような、１６ビツトのワード長を有している
。

第２図にはメモリの一部２０および２５が示されている
・が、これは第３図にも示されているような行列構成を
有している。個別的なメモリ場所は１位置および時間が
メモリ場所の内容に関して等しい概念であるというやり
方でアドレスを介してアクセスされる。コーディングお
よびデコーディングにおいては、偶数および奇数データ
ワードに分割することは通常行なわれていることであり
、この例で使用されるものとする。

したがって、第２図の左側には１部分２０でコーグが示
されており、こ＼では連続的な奇数データワードが線２
１に沿ったメモリ場所に書込まれている。書込み処理の
間は、２個の訂正ワードがデータワードに付加される。

一時的な夫々に空間的な方向は矢印２２によって指示さ
れている。

任意の開始時間で、不連続の奇数データワードおよび訂
正ワード１〜１５は１例えば、読出し線２３に沿ってメ
モリ場所から読出される。

このことは、各データワードおよび訂正ワード１，３，
５，７，９，１１．１３．１５は、その隣接のものに関
して時間的なおくれをこうむる。書込みおよび読出しの
処理は、アドレス発生器１４１　（第１１図）を介する
制御によりよく知られている態様でなされる。

第２図の右側には、書込み線２４から生じるデータワー
ドおよび訂正ワードの再給合せまたはデコーディングを
するメモリの一部２５が示されている。その読出しは、
読出し線２６の位置によって特徴づけられる行および時
間的を点に平行して再び行なわれる。奇数データワード
および訂正ワードは、メモリの部分２５において１時間
ｔ１およびｔ２で与えられる付加的な時間的おくれをこ
うむる。

さらに、第３図には、第２図の部分２０および２５に対
応するメモリの部分２７および２８が示されている。部
分２７および２８においては、偶数データワードがコー
ド化され、また。

テコードされる。傾斜線３０に沿っている１時間的に互
い違いにされた読出しの始まりまでに。

書込み線２９に沿った同時的な書込みが時間ｔ１の遅れ
で追従される。

付加的な時間遅れｔ２で、書込み線３１に沿ったデータ
ワードおよび訂正ワードの書込みさ。

読出し線６２に沿ったデータワードの読出しとの間で、
デコーディングが再び生起される。

第４図には、第２図におけるメモリの部分２５が再び示
されている。第４図においては。

付加的なチェック線３３，３４．３５および３６が入れ
られており、チェックおよび評価操作にしたがうワード
グループが配列されている。これらの操作は時間ｔ２の
間に行なわれる。

第５図には、第２図におけるメモリの部分２０が再び示
されている。ＰおよびＱ訂正ワードの計算のための線２
１および２１ａが示されている。

第４図および第５図には、奇数データワードに対するコ
ーグの書込み線２１および奇数データワードに対するデ
コーダの読出し線２６の相対位置が示されている。これ
の意味するところは、アドレス発生器１４１（第１０．
４１図）において、コーグに対する書込みアドレスおよ
びデコーダに対する読出しアドレスは時間△ｔに対応を
するオフセットを有していることである。

第３図には、第４図に対応したメモリの部分２５の一部
が示されている。これには、列６７および行６８からな
るメモリの構成が、より明らかに示されている。メモリ
２５の部分には、ブロック１９における８個の奇数デー
タおよび訂正データのテコ−ディングのための８本の（
列）線６７が表示されている。行６８の本数は、書込み
および遅れに必要な時間ｔ１およびｔ２の関数である。

データワードおよび訂正ワードは、書込み線３９および
４０に沿って書込まれる。

ブロック１９で例示されているように、Ｑ訂正ワード１
３と同様に、データワード１，３および５が書込み線３
９．４０に沿って認められる。また、残りの奇数データ
ワードおよび訂正ワードも、書込み線３９，４０に沿っ
て、たゾし、第３図の範囲外で見出されるはずである。

第１の線４１および４２は６個のデータワードを有する
第１ワードグループＱＯを規定するものであり、１個の
Ｐ訂正ワードおよび１個のＱ訂正ワードは別異の連続ブ
ロックからのものである。

行６８と合致された第２の線４６および４４に沿って、
６個のデータワードを有する第２のワードグループＰＯ
が配列されている。第１の線４１および４２に並行な第
３の線４５および４６は第３のワードグループＱ１を規
定し、第２の線４３および４４に並行な第４の線４７お
よび４８は第４のグループを規定するものである。

書込み線３９．４０に沿ったブロック１９（第１図）の
データワードおよび訂正ワードには、インタリーブ距離
４９が表示されている。このインタリーブ距離４９に対
応する時間は、第１および第３のワードグループＱＯお
よびＱｌの１個の長さ５０に対応する時間よりも大きい
。

書込み線３９．４０に沿った第１および第２のワードグ
ループＱＯおよびＰＯとブロック１９は、ブロック１９
のデータワード１内で交差している。第３のワードグル
ープＱ１はその終りのデータワード内で第２のワードグ
ループＰＯと交差し、また、その初めのデータワード内
で第４のワードグループＰ１と交差している。ブロック
１９のワードは、コード化された第１の順序、したがっ
て第１の順序づけでディジクル化された信号の不連続な
データワードに属していること、および、グループＰＯ
およびＰｌのデータワードは第２の順序づけにされた連
続的なデータワードおよび訂正ワードの第２の順序に属
していることが理解される。

第７ａ図には、メモリの部分２５が、第３図と同様なや
り方で示されている。書込み線４０が再び認識される。

この図には、また、訂正ワードのグループ５４の部分と
同様にデータワードの６個のグループ５１．５２および
５３も示されている。この例では、これらのグループ５
１゜５２．５３．５４の各々には３０個のデータワード
または訂正ワードが含まれている。各グループ５１．５
２，５３および５４等からの第１のデータワードおよび
訂正ワード５９，６３．６９等は、−緒にされて、デー
タワードおよび訂正ワードのブロック１９を形成する。

各グループ５１，５２゜５６および５４かりの第２のデ
ータワードおよび訂正ワードは、再び一緒にされて、デ
ータワードおよび訂正ワードのブロック１９を形成する
。これに加えて、別異の時間点に対応するいくつかのＱ
ｌおよびＰ１チェックグループが示されている。第７ｂ
図にはメモリの同じ部分２５が示されており、こ＼では
、データワード２００〜２１６がより明らかに描かれて
いる。

第８図で概観されているものは、生起するエラーパター
ン、該生起するエラーパターンに対応する訂正可能性、
および、それらが処理を施されるときに用いられる論理
変数をもって対応するエラーパターンをコーティングす
ることの間のテーブル形式にされた関係である。

第１のステップにおいて、ライン５５および２５５の双
方に対する試験に限定したときには、ライン５５ではＱ
またはＰワードグループにおけるエラー状態が指示され
、ライン２５５ではこのエラー状態から導かれる値が保
持されることになる。チェック操作に含まれていること
は、よく知られでいる方法を用いてワードグループ内の
エラーのあるデータワードの数を規定し、その結果とし
てＡＷＦ信号をもたせるこ吉、および、ワードグループ
からの全てのエラーフリーなデータワードのパリティ和
の値がゼロであるかどうかをチェックし、信号ＳＲＷを
生じさせることである。

第８図におけるライン５６および５７には、エラー信号
についてさらに処理をするために、ＡＷＦおよびＳＲＷ
によって特徴づけられるエラーパターンをコーディング
することが表わされている。ＺＫＡはワードグループに
含まれるエラーのあるワードが多すぎることを意味する
ものであり、また、ＥＺＰの意味することは、ワードグ
ループに含まれるものは関係のないデータワード、すな
わちゼロ吉は異なるワードであるということである。

上記された変数の意味は次のとおりである。

ＡＷＦ　：　　０ の意味することは、ブロック１９に対するブロックエラ
ー°稜知コード１７の評価は、ワードグループ、したが
って包含されているブロック１９のデータワードおよび
訂正ワードのいずれについてもエラーがないことを指示
しているということである。

ＡＷＦ　　：　　１ の意味することは、評価の指示していることは、ワード
グループ、したがって包含されているブロック１９のデ
ータワードおよび訂正ワードについて全体で１個のエラ
ーがあるということである。

ＡＷＦ　）　１ の意味することは、評価の指示していることは、ワード
グループ、したがって包含されているブロック１９のデ
ータワードおよび訂正ワードについて全体で１個より多
くのエラーがあるということである。

ＳＲＷ　＝　　０ が意味することは、ワードグループの全てのエラーフリ
ーのデータワードおよび訂正ワードのモジュロ２の和が
ゼロに等しい値になるということである。

ＳＲＷ：１ が意味することは、ワードグループの全てのエラーフリ
ーのデータワードおよび訂正ワードのモジュロ２の和が
ゼロに等しくない値になるということである。

ＺＫＡ＝　　０ が意味することは、ワードグループにはブロックエラー
検知コードによって検知される最大１個のエラーが含ま
れているということ、および、このために全てのエラー
フリーなデータワードおよび訂正ワードのモジュロ２の
和が偽りのデータワードまたは訂正ワードの訂正値を正
確に表わしており、エラーを訂正することができるとい
うことである。

ＺＫＡ　：　　１ が意味することは、ワードグループには１個より多くの
エラーが含まれているということであり、この場合には
、グループ内でのエラー訂正は不可能である。

ＥＺＰ二り が意味するこきは、ワードグループの全てのエラーフリ
ーなデータワードおよび訂正ワードのモジュロ２の和が
ゼロになること、および、ブロックエラー検知コードに
よってはエラーが識別されないことということである。

ＥＺＰ　：　　１ が意味することは、ワードグループの全てのエラーフリ
ーなデータワードおよび訂正ワードのモジュロ２の和が
ゼロにならないこと、および、ブロックエラー検知コー
ドによってはエラーが識別されないということである。

第８図において、対角線５８才たはそれと平行な別異の
対角線の右側の全ての犯人事項はＱＯ−およびＱｌ−グ
ループだけであり、また、対角線５８の左側の全ての犯
人事項はＰＯ−およびＰｌ−グループだけである。この
テーブルの残りの位置において、ＥＷＫは対応するエラ
ーパターンが訂正できるものであることを意味し；ＭＰ
ＺはＱｏ−またはＰ−グループの全てのデータワードお
よび訂正ワードが対応するフラグを受入れねばならない
ことを意味し、また、ＭＫＷはブロック１９の第１のデ
ータワード１が対応するフラグを受入れねばならないこ
とを意味している。

第９図には、データワードの組合せおよび再給合せのた
めの装置が示されている。この装置を構成する主要部は
、データワードおよび訂正ワードのためのメモ１Ｊ１ｏ
ｏ、および、エラー検知コード計算ユニット１０２、ブ
ロックエラーフラグメモリ１０３ならびにワードエラー
フラグメモリ１０４についてＱ−およびＰ−ワードグル
ープに対するチェックおよび評価操作を実行するための
計算ユニット１０１である。これらはブロックエラーフ
ラグおよびワードエラーフラグに対する指定回路１８３
の一部である。

データバス１０５は、メモリ１００および計算ユニット
１０１をデータ入カニニット１０６．１０７およびデー
タ出力ユニッｌ−１０８，１０９と接続させる。別異の
出カニニットｔｔｏではワードフラグが扱われる。計算
コード１０２は線１１１を介してフラグ入カニニット１
１２に接続され、このフラグ入カニニット１１２は線１
１３．１１４，１１５および１１６を介してフラグ選択
ユニット１１７に接続されている。このフラグ選択ユニ
ット１１７は線１１８および１１９を介してブロックエ
ラーフラグメモリ１０３およびワードエラーフラグメモ
リ１０４に接続されている。さらに、ブロックエラーフ
ラグメモリ１０３は線１２０を介してフラグ入カニニッ
ト１１２に接続されている。ワードエラーフラグメモリ
１（＋４は線１２１を介して出カニニット１１０に接続
され、また、線チェック状態発生器１２２にも接続され
ている。この状態発生器１２２は線１２３を介して計算
ユニット１０１にも接続されている。線チェック状態発
生器は制御回路１２４にしたがい、書込みエラー検知器
／クロスフエイド（ｃｒｏｓθｆａｄθ）発生器１２５
によって、短かく個別的な書込みおよび読出しエラーを
訂正するようにされるが、これら６個のユニットは全て
並列にされている。

制御回路１２４を備えた線チェック状態発生器１２２お
よび書込みエラー検知器／クロスフエイド発生器１２５
と平行に読出しエラー検知器／フェイジング発生器１２
６も設けられており、これは線１２７　、１２１を介し
てワードエラーフラグメモリ１０４に接続されている。

線チェック状態発生器１２２はバス１２８を介して制御
回路１２８に接続され、また、バス１２９を介して書込
みエラー検知器／クロスフエイド発生器１２５に接続さ
れている。さらに、それは線１３０によって線チェック
状態発生器１２２に接続されている。制呻回路１２４は
、さらに、フラグ入カニニット１３２に接続１５１，１
５２され、出力１３３を発している。また、制御回路１
２４は、ワードエラーフラグメモリ１０４に至る線１２
１と接続１６６されている。書込みエラー検知器／クロ
スフエイド発生器１２５の出力１３４および読出しエラ
ー検知器／フェイジング発生器１２６の出力１３５は、
夫々に、出力１８４および１８５に接続されている。短
かく個別的な書込みエラーおよび読出しエラ・−を訂正
するため、制御回路１２４は、書込みエラー検知器／ク
ロスフエイド発生器１２５および読出しエラー検知器／
フェイジング発生器１２６と一緒に決定ユニット１８２
を形成させている。

メモリ１００、ブロックエラーフラグメモリ１０３およ
びワードエラーフラグメモリ１０４は全て同じアドレス
バス１６７に接続されている。

第１０ａ図および第１０１１図に示されているものは、
アドレスバス１３７にアドレスを供給することを主要な
作業とする回路である。第１０ａ図によると、この回路
に含まれているものは、ランしているプログラムステッ
プをカウントするプログラムカウンタ１３８、および、
該プロクラムカウンタからそのクロックを受入れるブロ
ックカウンタ１３９である。プロゲラムカウンタ１３８
は、バス１４０を介してアドレス発生器１４１および命
令発生器１４２に接続されている。アドレス発生器１４
１は各プログラムステップに対するアドレスを生成させ
、一方、命令発生器１４２は各プログラムステップの関
数としての命令を生成させる。また、入出力制御ユニッ
ト１４４（第１１図）はバス１４３を介して命令発生器
１４２に接続されている。それはメモリ、計算ユニット
等のような装置の要素を制御するものである。

アドレス発生器１４１からのアドレスを伝送するため、
ブロックアドレス、トラックアドレスおよびワードアド
レスに対する３本のバス１４５．１４６および１４７が
備えられている。バス１４６，１４７の双方は同一のラ
ッチ１４８に接続されている。ブロックカウンタ１６９
からのバス１４９と同様に、バス１４５はアダー１５０
に接続され、こ＼からはブロックアドレスがバス１５１
を介してラッチ１４８に供給される。

ランチ１４８は、ブロックアドレス、トラックアドレス
およびワードアドレスに対する６本のバス１５２，１５
３および１５４によってメモリアドレスドライバ１５５
に接続されている。このメモリアドレスドライバ１５５
は、これらのブロックアドレス、トラックアドレスおよ
びワードアドレスをグループ化させてバス１３７に供給
するためのものである。

第ｊＱａ図（こよる回路を実現させる特別の形式が第１
０ｂ図に示されている。その特徴とされるところは、線
１９２を介してランチ１４８と同期されるブロックオフ
セット発生器１５６がブロックカウンタ１３９き平行さ
れており、このブロックオフセット発生器１５６は、一
方ではバス１５７を介してワードアドレスに対するバス
１５４に接続され、他方ではバス１５８を介して別異の
アダー１５９に接続されている。

このアダー１５９はバス１６０を介してアダー１５０に
接続され、また、バス１６１を介してブロックカウンタ
１３９に接続されている。ラッチ１４８およびブロック
オフセット発生器１５６は、線１３６を介して可能化制
御信号を受入れる。ブロックオフセット発生器１５６に
はバス１６６を介してタイミング信号が供給される。

第１１図には、第１０ｂ図による全体的な回路が再び表
わされているが、これには、線チェック状態発生器１２
２および前述された線１２１゜１２３　、１３０が、接
続１３１，１３２および１３６と同様に含まれている。

これの接続は、バス１２８を形成する線、評価回路１６
２、バス１６４、制御回路１６５および線１６６を介し
てなされる。命令発生器１４２からの命令は、バス１４
６を介して入出力制御ユニットに供給される。制御信号
はバス１６６によって分配される。また、タイミング信
号も、バス１６６を介して線チェック状態発生器１２２
および評価回路１６２に分配される。

第１２図には、書込みエラー検知器／クロスフエイド発
生器１２５が示されている。これは、ＱＯ−およびＰＯ
−ワードグループに対すると同様にＱｌ−およびＰｌ−
ワードグループに対する２個の分離されたエラーカウン
ト回路１６７およびエラー評価回路１６８からなるもの
である。

これらは、バス１２９を介して線チェック状態発生器１
２２に接続されている。エラー評価回路１６８はラッチ
１６９およびディレィ１７０に先行されている。エラー
カウント回路１６７およびエラー評価回路に追従して書
込みエラー検知器１７３がバス１７１および１７２を介
して接続されており、これらの手段１６７．１６８およ
び１７３の組合せによって、多数のブロックに対応する
何本かのトラック上の書込みエラーが検知される。書込
みエラー検知器１７３は、線１７６を介して制御信号デ
ィレィ１７７と並列に接続された制御信号処理回路１７
５に、線１７４を介して接続されている。この回路には
クロスフエイド信号のための出力１６４が備えられてい
る。この第１２図において、１８９はいくつかのタイミ
ング信号の分配のための接続を示すものであるが、各々
の要素に対して等しく　３５　） いタイミング信号を分配するものではない。

第１３図には読出しエラー検知器／フェイジング発生器
１２６が示されている。これは、加算・比較・選択回路
１７８からなるものであって、一方では１８ｏおよび１
８６を介してカウンタ状態メモリ１７９に接続され、他
方ではバス１８７を介してスレッショルド出力値発生器
／増大器１８８に接続されている。加算・比較・選択回
路１７８には、線１２７を介してのワードフラグのため
の入力と同様な減衰信号に対する付加的な出力１３５が
設けられている。加算・比較・選択回路の一部である加
算回路部は、カウンタ状態メモリ１７９と共にカウンタ
を形成している。こ＼で、１９０はタイミング信号　。

を分配するバスである。

下記のリストには、この回路の要素を実現するための商
業的に可能な部品が示されている。

簡略化させるため、このリストには、部品および商業的
に可能な形式の回路を参照するために用いられる番号だ
けが含まれている。

関連している連続的なデータワードをコープインクする
ときは、多くのよく知られている処理ステップが使用さ
れる。偶数および奇数のデータワードは分離して扱われ
、例えばメモリ１１０口の分離した部分に書込まれる。

データワードは、よく知られたやり方でブロックにグル
ープ化される。かくして、例えば奇数のデータワードは
書込み線２１（第２、第５図）に沿って書込まれる。こ
れはデータ人力１０７およびバス１０５で行なわれる。

デコーディングまたは再給合せの処理の間に、本質的に
関係のないデータワードおよび訂正ワードからなる記録
されたブロックは、データ人力１０６およびブロックエ
ラー検知のためのエラー検知コード計算ユニット１０２
に線５９を介して逐次に供給される。それらは順次にデ
ータ人力１０６からメモリ１００に書込み線２４および
６１（第２．第４図）に沿って書込まれて、偶数および
奇数のデータワードに分離されている関連されたデータ
ワードおよび訂正ワードがメモリ１００の列３８内で見
出されるようにされる。同時に、対応するブロックのブ
ロックエラー検知コードが入力されて、エラー検知コー
ド計算ユニット１０２において評価される。

例えば、エラーが生じて３０個の不連続なブロックがテ
ープ上でエラーを含むようになり、第７図に例示されて
いるようなエラー構成がメモリ１００」二で追従して生
じ、グループ５１，５２゜５３のデータワードおよびグ
ループ５４等の訂正ワードがエラーを含んでいるものと
する。デコーダの操作は、この例に基づいて示される。

エラーがある３０個のブロックがエラー検知コード計算
ユニット１０２に入力され、エラーがあるものとして検
知される。これにしたがって、線１１１上で３０個のブ
ロックエラーフラグが伝送され、フラグ入カニニット１
１２、線１１３、フラグ選択ユニット１１７および線１
１８を介してブロックエラーフラグメモリ１０６に書込
まれる。

１個のＱＯ−ワードグループおよび１個のＰＯ−ワード
グループが、アドレスバス１３７上の対応するアドレス
およびワードエラーフラグメモリ１０４から線１２１を
介して線チェック状態発生器１２２に供給される対応す
るワードエラーフラグの制御の下に、メモリ１００から
計算ユニット１０１に供給される。これに先行して、ア
ドレスバス１３７によって伝送されるアドレスの制御の
下に、ブロックエラーフラグは、ブロックエラーフラグ
メモリ１０３から、線１２０、フラグ入カニニット１１
２、線１１６、フラグ選択ユニット１１７および線１１
９を介して、ワードエラーフラグメモリ１０４に入力さ
れる。

適当な技術的態様にしたがってチェック操作がなされる
。

計算ユニット１０１はモジュロ２によるアダーである。

この計算ユニット１０１において、チェックされるべき
グループのエラーフリーなデータワードおよび訂正ワー
ドが加算され、その結果としての和は論理変数（ＳＲＷ
信号）を生じる値ゼロと比較され、その結果は線１２６
を介して線チェック状態発生器１２２に供給される。

線チェック状態発生器１２２においては、ワードグルー
プ内のエラーのあるワードフラグの数（ＡＷＦ信号）が
同時に評価される。

チェック操作の終りに、４個の分離された場合の中の１
個が第８図のライン５５にしたがって生起される。これ
に基づき、線チェック状態発生器１２２は、第８図のラ
イン５６および５７に対応するエラー信号を発生し、コ
ード化する。

こ＼で示される例は次のとおりである。

Ｑ−およびＰ−ワードグループに対して、ＡＷＦ−１お
よび５ＲＷ＝Ｘである。したがって、テーブルの記入事
項６０で指示されるような場合になる。データワード５
９ｃまＰ−およびＱ−ワードグループにおいて訂正され
ることができる。

ＰＯ−およびＱＯ−ワードグループに対するチェック操
作ステップの後で、同じワードグループに対して修正ス
テップが施される。この特定の場合においては、それに
は少なくとも訂正操作が含まれている。

処理操作の第１の部分において、ワードグループのエラ
ーフリーなデータワードおよび訂正ワードが計算ユニッ
ト１０１で累算され、その結果が蓄積される。エラーの
あるワードが１個だけ見出されたときには、その蓄積さ
れている和は、正確に、エラーを含むのに先立つデータ
ワードの本来の値であることになる。

該処理操作の第２の部分において、制御回路１２４は、
線チェック状態発生器１２２からバス１２８を介して入
来する信号−・に基づき、また、ワードエラーフラグメ
モリ１０４から線１３６を介して入来する信号に基づい
て、０に代えて信号１を生成し、この信号は、そのワー
ドエラーフラグと同様にエラーがあるデータワードのア
ドレスを含むランチ１４８に対して線１３３を介して供
給される。

その結果、バス１６６を介して入来する制御信号に基づ
き、訂正されたデータワードがメモリ１００に入力され
、ワードが訂正されたことを指示する修正されたワード
エラーフラグが線１３２、フラグ入カニニット１１２、
線１１５、フラグ選択ユニット１１７および線１１９を
介してワードエラーフラグメモリ１０４に入力されるま
では、ランチ１４８によりバス１５２゜１５３．１５４
を介してメモリアドレスドライバ１５５に供給され、バ
ス１３７を介してメモリ１００およびワードエラーフラ
グメモリ１０４に供給されたアドレスは修正されずに留
まる。

これに続けてＰ・ローワ−ドグループの修正操作がなさ
れる。

ＱｌおよびＰ１ワードグループ（第３図）に対するチェ
ックおよび修正操作は同じやり方でなされる。この場合
、第７ａ図においては、データワード５９は第３図によ
るデータワード１に代えてとられねばならない。ワード
グループＱＯおよびＰＯについて先に行なわれた処理お
よび訂正ステップのために、データワード５９の近傍は
エラーフリーである。

個別的な処理ステップに対するアドレスの発明をさせる
ことが、第１０ｂ図に基づいて簡単に説明される。プロ
グラムカウンタ１３８には、同一シーケンスで周期的に
進行される多くのモジュール式プログラムステップが含
まれている。

プログラムカウンタ１６８は、線１９１を介して供給さ
れるクロック信号の制御の下にこれらのカウントをする
。そのカウンタの状態は、アドレス発生器１４１および
命令発生器１４２に対して連続的に供給される。それが
受入れる数値情報に基づいて、命令発生器１４２はバス
１４３上で命令を伝送し、また、アドレス発生器１４１
はバス１４５，１４６および１４７上でブロックアドレ
ス、トラックアドレスおよびワードアドレスを伝送する
。ブロックカウンタ１３９はデコーダに入るブロックを
連続的にカウントし、この数をバス１４９を介してアダ
ー１５０に伝える。また、このことはランチ１４８内に
存在するワードアドレスはエラーのあるデータワード５
９のそれであることをも確実なものにする。命令発生器
１４２は対応する命令をバス１４３を介して入出力制御
ユニット１４４に、また、線１９３を介して制御回路１
６５に送り、この制御回路１６５は先に扱われたように
正確な出力信号を線１３３を介して伝送する。

第７図において、データワード５９で始まり、データワ
ード６１まで伸長する全てのデータワードは同じ処理の
し方にしたがって訂正される。

データワード６１と６２との間に伸長するインタバルに
おいて、Ｑ−およびＰ−ワードグループの各々には、第
７ａ図から認められるように、少なくとも２個のエラー
のあるデータワードおよび／または訂正ワードが含まれ
ている。対応するワードグループについてのチェック操
作の間に、それらのエラーのあるデータワードおよび／
または訂正ワードは、ワードエラーフラグメモリ１０４
に蓄積されている情報をもって、前述されたようにマー
クされる。ひとつのＱ−１Ｐ−ワードグループにおいて
は、該ワードグループ内で単一のデータワードまたは訂
正ワードがエラーのあるものであるときには、１個のワ
ード訂正を行なうことだけが可能である。データワード
６１と６２との間のインタバルにおいては、例えば初め
に生起するＱｌ−ワードグループではデータワード６６
の訂正だけが可能にされる。詳細に後述されるように、
Ｐｌ−ワードグループはＱｌ−ワードグループに対して
１度に２ブロツクだけシフトされて、それにはデータワ
ード６３が含まれるようにされる。このようなやり方で
データワード６４は訂正されるこ吉ができる。したがっ
て、Ｑｌ−およびＰ２−ワードグループは、データワー
ド６１と６２との間のグループ５１および５２の全ての
エラーのあるデータワードまたは訂正ワードを訂正する
ことができる。他方、グループ５２のデータワード６５
゜６６．６７および６８はＰＯ−ワードグループを介し
てのみ訂正されることができる。また、データワード６
１はワードグループＱ１　　によって訂正されることが
できる。しかしながら、データワード７０を訂正するた
めｌこは、Ｐｌ−ワードグループはワードグループＱ１
　　に関して夫々に等しい時間的なおくれで左側に２度
、２ブロツクだけシフトされねばならず、これでＱｌ−
ワードグループおよびＰｌ−ワードグループがデータワ
ード６９内で交差するようにされる。このやり方で、グ
ループ５２および５３の全てのデータワードおよび訂正
ワードは、グループ５２の終端まで訂正されることがで
きる。

２０個のデータワードに対して４個の訂正ワード、１７
個のブロックのインタリーブ距離、および、例えばＤＡ
ＳＨフォーマットのクロスインタリーブなコードに対す
る場経ような２個のブロックのＱからＰへの傾斜をもつ
コードにおいては、３０個の連続的なエラーのあるブロ
ックが、このやり方で訂正されることができる。

その位置がＱｌ−ワードグループの位置に関して変化さ
れるＰｌ−ワードグループについてこの訂正方法を実施
するためには、Ｐｌ−ワードグループに対するアドレス
の発生は第１０ｂ図または第１１図に示されている配列
にしたがってなされる。これは第１０ａ図において説明
されたことと同じやり方で行なわれるけれども、訂正可
能なＱｌ−ワードグループ内のワードフラグがＰｌ−ワ
ードグループに対する新らしいブロックアドレスを発生
させるために使用されるという点で相異している。この
こさは、アドレス発生器１４１が、チェック操作にした
がったデータワードおよび訂正ワードのアドレスを伝送
するときに行なわれる。これらのアドレスはワードエラ
ーフラグメモリ１０４にも伝送される。このメモリ１０
４は、エラーのあるデータワードの場合には、線１２１
および１３６を介して制御回路１６５に至る信号を発生
させる。制御回路１６５自体は、線１３３を介してラッ
チ１４８およびブロックオフセット発生器１５６に至る
信号を発生させる。

この場合においては、線１３３は、エラーはあるけれど
も訂正の可能なデータワードまたは訂正ワードのアドレ
スを伝送する。これが使用されるのは、一方では、１ク
ロック周期の間に新らしいアドレスがラッチ１４８に書
込まれることを防止して、次のクロック周期の間に訂正
されたデータワードがメモリ１００の同一アドレスに書
込むことができるようにするためであり、他方では、ブ
ロックオフセット発生器１５６に対してＱｌ−ワードグ
ループのための訂正ステップにおいてワードアドレスを
読きることができる時点を指示するためである。エラー
があるものとしてマークされたこのデータワードまたは
訂正ワードについて、バス１５７を介してブロックオフ
セット発生器１５６１こ供給されたアドレスに基づいて
、このブロックオフセット発生器１５６はブロックオフ
セットの算出をする。

この数はバス１５８を介してアダー１５９に供給され、
こ＼で現在のブロックの数と加算される。その結果はバ
ス１６０を介してアダー１５０に供給され、こ＼で修正
されたブロックアドレスが生成されて、バス１５１を介
してランチ１４８に供給される。

３０以上のブロックがブロックエラー検知コードにより
エラーがあるものとして検知されたさきには、データワ
ードおよび訂正ワードの対応するフラグはワードエラー
フラグメモリ１０４に書込まれ、線１２１を介して出力
制御ユニット１１０に、および、こ＼では詳述されない
よく知られたやり方で構成された内挿回路に至り、こ＼
で、訂正することのできないデータワードは、隣接の正
確なデータワードから算出された内挿値によって置換さ
れることζこなる。

読出しのエラーの場合には、２８９個の連続的なブロッ
クがエラーのあるものとしてマークされてから、その出
力信号が減衰される。出力信号を減衰させることは、４
個の連続的なデータワードがエラーのあるものとしてマ
ークされたあとでも必要である。

比較的低いテープ速度で音楽信号の記録をする場合には
、そのオーテイオデークワードは、記録媒体の４本のト
ラック上で正確な仕様にしたがって分配される。

４本の分離したトラックからオーディオ信号を再構成す
るさきに生じるエラーのあるデータワードのパターンは
、それにしたがって処理されねばならず、その１例とし
て３個までの連続的なデータワードの内挿をさせること
である。

減衰の必要性のために、メモリ１００およびワードエラ
ーフラグメモリ１０４におけるデータの書込みおよび読
出しのサイクルの選択は、コード化されないデータワー
ドがメモリ１００に書込まれる時点（第５図の線２１）
が、デコードされたデータワードのワードフラグがワー
ドエラーフラグメモリ１０４から読出される時点に対応
するようにしてなされる。このことは、対応のデコード
されたデータワードがメモリ１００から読出される（第
４図、線２６）に先立って、時間インタバルｔで行なわ
れる。ワードエラーフラグメモリ１０４からのワードフ
ラグの読出しは、またコード化されていないデータワー
ドがメモリ１００に書込まれるときにアドレスバス１６
７上で供給されたものと同じアドレスに基づいている。

時間インタバル△ｔは減衰操作を行なうために必要な時
間に対応している。エラーのある連続的なデータワード
のワードフラグは、線１２１および１２７を介して読出
しエラー検知器／フェイジング発生器１２６に供給され
る。カウントされたワードフラグの数がスレッショルド
値をこえたときに（ま、加算・比較・選択回路１７８は
その出力１６５において減衰信号を伝送させる。このと
き、第２のカウント処理か始まるが、これは第１のそれ
と同じやり方で行なわれる。たマし、線１２７からワー
ドフラグを読出すのに代えて、カウンタの状態はスレッ
ショルド出力値発生器／増大器１８８を介してステップ
毎に増大され、蓄積されている第２のスレッショルド値
に達するようにされる点で相異している。このようなや
り方で減衰信号は除去される。前述されたように、第１
のスレッショルド値に達していない限りは、エラーがな
いことを指示する少なくとも１個のワードフラグによっ
て、エラーのある連続的なワードフラグのシーケンスが
中断される毎に、第１のカウント処理が再開される。ワ
ードフラグが時間△ｔだけデータに先行していることか
ら、データワードの減衰が同時に行なわれる。

加算・比較・選択回路１７８は、１サンプル期間内に順
次に動作される。第１のステップにおいては、時間多重
にされたカウンタのために、加算および比較が同時に行
なわれる。

第２のステップにおいては、２個のカウンタのために時
間多重化して、第１のステップの選択操作機能において
、ｈランク状態メモリ１７９に対する書込み指令か発生
されて線１８６で供給される。同時に、減衰信号が発生
され、線１３５を介して、データワードを処理するため
の後続のユニットに供給されるが、こ＼では、これにつ
いて詳細な説明をする必要はない。

例えば磁気テープ上に以前に記録されているこきか、先
に消去することなく、新らしいデータによって重ね書き
されたとき、および、これに加えて記録機構が例えばゴ
ミによって乱された（！：きに、重ね書きエラーが生起
する。この装置の動作を説明するとき、第７ｂ図にした
がって、データワード２００，２０１，２０２および２
０４゜２０５．２０６をもつ２個の連続的なデータブロ
ックは、以前の記録に属するデータワード２０８゜２０
９．２１０および２１１，２１２，２１５をもつ２個の
データブロックに追従されるものであるとする。さらに
、それらはデータワード２１４，２１５゜２１６をもつ
ブロックによって追従されるものきする。これに加えて
、新らしいデータおよび古いデータのためのデータブロ
ックは相当に磁化レベルの高いものであり、これに対し
て新らしいテークから古いデータへの、および、古いデ
ータから新らしいデータへの移行におけるデータブロッ
クは相当に高い磁化レベルをもつものではなく、それら
はエラーのあるブロックとして検知されるようにしであ
るものとする。最後に、データワード２００，２０１．
２０２をもつブロックも新らしいデータによって先行さ
れるものとする。

相当に高い磁化レベルのものではないデータワード２０
０〜２０６をもつ第１の２個のブロックについては、次
のような仮定がなされる。

先ず、ブロックは、線５９を介してエラー検知コード計
算ユニツｌ−１０２に入力される。その評価の結果であ
るブロックエラーフラグは、線１１１を介して指定回路
１８乙に供給される。

上記データワー１”２００〜２０６は前述されたように
してメモリ１００に書込まれ、計算ユニット１０１にお
いてＱＯ−およびＰＯ−ワードグループに対するチェッ
ク操作がなされる。線１２３を介して計算ユニット１ｏ
１によって伝送されたエラー信号３Ｍ　ＲＷ　）は、線
１２１上を伝送されるような指定回路１８３からの前述
されたデータワードおよび訂正ワードに対するワードフ
ラグと一緒に、第８図のテーブルにおける証人事項６０
によるエラーパターンを生成させる。データワードおよ
び訂正ワード２００〜２０６は、第７ａ図におけるデー
タワード５９と同じやり方で処理される。

相当に高い磁化レベルのデータワード２０８〜２１６を
もつ別異の２個のブロックについては、次の事項が真で
ある。

エラー検知コード計算ユニット１ｏ２は、それらのブロ
ックはエラーフリーであることを指示し、線１１１を介
して指定回路１８３に、対応する信号を供給する。

データワード２０８〜２１６はエラーフリーとしてマー
クされ、データワード２０８の夫々の２１１が初めにチ
ェックされるものとして計算ユニット１０１でチェック
される。このワードはエラーがあるものとして認められ
るが、その理由は、各々ん５エラーのある１個のデータ
ワードを保持するＱＯ−およびＰＯ−ワードグループに
同時に属しているからである。これは、第８図における
証人事項７１のエラーパターンに対応している。

命令発生器１４２にはプログラムルーチンが含まれてお
り、一方では実際にエラーのあるデータワード２０８ま
たは２１１のワードフラグがエラーありとしてセットさ
れ、他方ではエラーのあるデータワード２０Ｂが属して
いるブロックのブロックフラグがエラーありとしてブロ
ックエラーフラグメモリ１０３内にマークされる。

この処理が完了されると、直ちに、線チェック状態発生
器１２２は線２６０を介してクロック信号によってリセ
ットされ、その状態。−ＫＺＰ＝　１　、　Ｑ−ＺＫＡ
＝Ｏ、Ｐ−ＢＺＰ＝１　、　Ｐ−ＺＫＡ＝０　から新ら
しい状態Ｑ−ＥＺＰ＝０　、　Ｑ−ＺＫＡ＝０　、　Ｐ
−ｇｚｐ＝ｏ　、　Ｐ　−ＺＫＡ＝０にされるが、これ
はチェックグループ。０およびＰＯが訂正可能なもので
あるこ吉を意味している。こ＼で、データワード２０８
および２１１はエラーありとしてマークされ、次いで、
例えば第７ａ図におけるデータワード５９および２５９
と同様な扱いを受ける。

ブロックエラーフラグメモリ１０３内のブロックフラグ
がメモリ１００内のデータワードと同時に生ずることは
ないけれども、先行するＱ−ワードグループのチェック
操作時には既に存在しており、データワード２０９およ
び２１０ならびにこのブロックの追従するデータワード
が新らしいワードフラグとともに既に存在しているよう
にされる。このようなやり方で、１５までの連続的なエ
ラーのあるブロックを訂正することができる。

充分に高い磁化レベルではないデータワード２１４〜２
１６を有するブロックは、データワード２００．２０１
．２０２および２０４，２０５，２０６を有するブロッ
クと同様なやり方で処理される。これの意味するこきは
、さらに処理するために、データワード２００〜２１６
はそれらが５個の連続的なエラーのあるブロックに属す
るかのようにマークされるということである。

継合せの位置およびその近傍におけるデータワードおよ
び訂正ワードの制御されない分散はデータワードの制御
されない再生に至ることがないようなやり方で、２個の
磁気テープ片の継合せから生じる信号を処理することが
重要である。この目的のために、クロスフエイド時間の
制御される処理が開始される。磁気テープ上に記録され
た信号はいくつかのトラック上で亦散されていることが
考えに入れられる。この装置は、必要に応じて、全ての
トラックを時間多重に取扱うことができる。

継合せの位置を検出するため、典型的には１ブロツクか
ら３ブロツクの間に制限される個別的なトラック上で偶
発する個別的なエラーから継合せ位置に対する特性エラ
ーの出現を、この装置は区別しなければならない。かく
して、継合せの位置が存在するか否かを決定するために
、全トラック上の全てのエラーが試験されることになる
。この評価は、書込みエラー検知器／クロスフエイド発
生器１２５（第１２図）において連続的ｌこ行なわれる
。

線チェック状態発生器１２２は、書込みエラー検知器／
クロスフエイド発生器１２５に対して、信号ＺＫＡ　、
　ＥＺＰおよび（、Ｒｅを多重化形式でバス１２９を介
して供給する。１４個のブロックを処理する時間内に、
すなわち関連のあるＱｌ−およびＰｌ−チェックグルー
プのための対応する信号が存在するまで、初めはラッチ
１６９内で、次いでディレィ１７０内でＱＯ−およびＰ
Ｏ−ワードグループのチェック操作から誘導された信号
を、この発生器は蓄積させる。この後で、これらの信号
は、一方ではエラーカウント回路に、他方ではエラー評
価回路１６８に、同時に伝送される。１４個のブロック
に対応するこのディレィ時間により、継合せによって生
じるエラーと別異の個別的なエラーとの間の区別が可能
にされる。全ての個別的なトラックのエラー評価の結果
が回路１６７および１６８から存在するときには、共通
の信号が検知器１７６に伝送され、また、多数決の結果
として生成されて線１７４に供給される。この結果は次
の処理のために使用される。すなわち、初めのエラー信
号が現われる１５番目のブロックについて使用される。

この次のブロックにおいて、および、ＯＤＤ／ＥＶＥＮ
分離に関連するクロスフエイド時間に対応する番号をも
つ別異のブロックにおいて、制御信号処理回路１７５は
、線チェック状態発生器１２２に対する信号を線１３０
を介して供給する。この線チェック状態発生器１２２は
制御回路１２４を介してワードエラーフラグメモリ１０
４内のＰｌ−ワードグループに対する有効なワードフラ
グを生成させるが、これは対応するデータワードおよび
訂正ワードにエラーがあることを表わしている。同時に
、制御信号処理回路１７５は、線１７６を介してディレ
ィ１７７に至る信号を生成させるが、Ｐｌ−ワードグル
ープ内のデータワードおよび訂正ワードのマーク操作が
完了するまでは、この信号を禁止される。このあとで、
この信号はディレィ１７７から除去される。メモリ１０
０の第１の半分のデータについての全てのマークされた
データワードが読出されると、直ちに、線１３４はクロ
スフエイドの開始信号を伝送させる。

【図面の簡単な説明】

第１図は、データワードおよび訂正ワードをもつブロッ
クの概略図、第２図ないし第５図は、データワードおよ
び訂正ワードのためのメモリの一部の概略図、第３、第
７ａおよび第７ｂ図は、データワードおよび訂正ワード
のためのメモリの一部を示す拡大概略図、第８図は、エ
ラー訂正のための可能性についてのテーブル形式の概観
図、第９図は、−緒にされた入来データワードの組合せ
および再給合せのための装置の概観図、第１０ａ、第１
０ｂ、第１１、第１２および第１３図は、第９図による
装置の部分図である。 （１００）はメモリ、（１０１）は計算ユニット、（１
０２）はエラー検知コード計算ユニット、（１０３）は
ブロックエラーフラクメモリ、（１０４）はワードエラ
ーフラグメモリ、（２１）はフラグ入カニニット、（１
１７）はフラグ選択ユニット、（１２２）は線チェック
状態発生器、（１２４）は制御回路、（１２５）は書込
みエラー検知器／クロスフエイド発生器、（１２６）は
読出しエラー検知器／フェイジング発生器。 図面のｌ了１書（内容に変更なし） ＦＩ９．７ｂ 手続補正書　　　　　ｔつ 昭和６０年　８月＋６目

Claims (1)

1. 【特許請求の範囲】 １、ディジタルデータワードおよび訂正ワードを含み、
   前記ワードについて第１の順序を有する第１のシーケン
   スのワードを変換するための方法であつて： 複数個の前記データワードおよび訂正ワー ドからなるブロックを規定すること； 前記データワードおよび訂正ワードを選択 し、組合せて、それらがワードの第２の順序を有する第
   ２のシーケンスを形成させるようにすること； 該第２の順序を有する第２のシーケンスの ワードから、夫々にデータワードおよび訂正ワードから
   なる第１のグループおよび第２のグループを生成させ、
   前記第１のグループおよび前記第２のグループは１個の
   共通ワードを共有し、ワードのブロックは該第１の順序
   を有するようにしてチェック操作および評価をすること
   ； 該第１のグループおよび該第２のグループ のデータワードについて同時にチェック操作にしたがわ
   せること； 該第１のグループおよび該第２のグループ のデータワードについて同時に評価操作にしたがわせる
   こと；および 必要に応じてワードの前記第２のシーケン スを訂正すること； の諸ステップが含まれている方法。 ２、該第２のシーケンスのワードから夫々にデータワー
   ドおよび訂正ワードを有する第３および第４のグループ
   を生成させて、前記第３のグループは一方では前記第２
   のグループと１個のワードを共有し、他方では前記第４
   のグループと１個のワードを共有し、前記第４のグルー
   プの第１のデータワードおよび前記第２のグループの最
   後のデータワードが前記第３のグループのデータワード
   と共通になるようにされること； 前記第３のグループおよび前記第４のグル ープのデータワードについて同時にチェック操作にした
   がわせること；および 前記第３のグループおよび前記第４のグル ープのデータワードについて同時に評価操作にしたがわ
   せること、 の諸ステップが含まれている特許請求の範 囲第１項記載の方法。 ３、前記第１のシーケンスのブロックにはブロックエラ
   ー検知コードワードが含まれ： 前記ブロックエラー検知コードに関して前 記第１のシーケンスのブロックをチェックすること； 前記ブロックエラー検知コードに関するチ ェック操作の結果にしたがい、データワードおよび訂正
   ワードからなる該第１のシーケンスの各ブロックに対し
   てブロックフラグを結合させ、前記ブロックフラグはエ
   ラーのあるブロックおよびエラーフリーのブロックをマ
   ークさせること；および 前記ブロックのデータワードおよび訂正ワ ードに対する前記ブロックフラグからワードフラグを導
   き、前記ワードフラグは、チェック操作および評価操作
   の下にあるデータワードおよび訂正ワードの先行する前
   記グループのワードグループ内にセットされること； の諸ステップが含まれている特許請求の範 囲第１項記載の方法。 ４、前記チェック操作にしたがう各データワードおよび
   訂正ワードに対してワードフラグを結合させ、前記ワー
   ドフラグは前記ワードにエラーがあることまたはエラー
   フリーであることを指示すること； 第４のグループの位置を規定するために前 記第３のグループのエラーのあるデータワードまたは訂
   正ワードのワードフラグを使用し、前記第３および第４
   のグループは前記エラーのあるデータワードまたは訂正
   ワードを共有すること：および 前記第４のグループを評価操作にしたがわ せること； の諸ステップが含まれている特許請求の範 囲第２項記載の方法。 ５、評価操作の結果および前記ブロックエラー検知コー
   ドのチェック操作の結果からエラー信号を発生させるこ
   と；および 前記データワードについて続けて制御操作 をするため、前記エラー信号から制御信号を発生させる
   こと； の諸ステップが含まれている特許請求の範 囲第３項記載の方法。 ６、データワードについて続けてクロスフェイドさせる
   ステップが含まれている特許請求の範囲第５項記載の方
   法。 ７、データワードについて続けて減衰させるステップが
   含まれている特許請求の範囲第５項記載の方法。 ８、対応するワードフラグとともにデータワードの発効
   をさせるステップが含まれている特許請求の範囲第５項
   記載の方法。 ９、前記第１のシーケンスにあるディジタルデータワー
   ドおよび訂正ワードは記録媒体上の複数個のトラック上
   に記録されており； 前記トラックの各々からデータワードおよ び訂正ワードに対するエラー信号を発生させること； 全てのトラックからのエラーよりエラーパ ターンを発生させること；および 複数個のトラックからの前記エラー信号を 考えに入れて制御信号を発生させること； の該ステップが含まれている特許請求の範 囲第５項記載の方法。 １０、コーディング操作および再組合せ操作は第１のメ
   モリ内で実行され、また、対応するワードフラグは第２
   のメモリに蓄積されており：データワードをコーディン
   グのために前記 第１のメモリに書込むために指定されたアドレスを使用
   して、減衰信号を発生させるために再組合せをされたデ
   ータワードに属する前記第２のメモリからワードフラグ
   を読出すアドレスにされること； のステップが含まれている特許請求の範囲 第７項記載の方法。 １１、エラーのあるデータワードを指示する連続的なワ
   ードフラグをカウントすること； 前記カウントの結果を第１のスレッショル ド値と比較すること； 前記値が前記第１のスレッショルド値に達 したときに減衰信号を発生させること； 前記第１のスレッショルド値に達したとき にインクレメント発生器のパルスカウントを開始させる
   こと； 前記パルスのカウント結果を第２のスレッ ショルド値と比較すること；および 前記パルスのカウント結果が該第２のスレ ッショルド値に達したときに前記減衰信号を停止させる
   こと、 の諸ステップが含まれている特許請求の範 囲第７項記載の方法。 １２、データワードのシーケンスをコード化し、および
   、デコード化または再組合せをするための装置であつて
   、コード化操作においては訂正ワードがデータワードと
   一緒に組合わされてブロックを形成し、また、ブロック
   エラー検知コードワードが前記ブロックの各々に加えら
   れるようにされており： 訂正ワードを発生し、評価するための計算 ユニット； 該ブロックエラー検知コードをチェックす るためのエラー検知コード計算ユニット； ブロックフラグおよびワードフラグのため の指定回路であつて、前記エラー検知コード計算ユニッ
   トに対して下流側に接続された前記指定回路； を含み、 前記指定回路はブロックフラグメモリと前 記ブロックフラグメモリに対して下流側に接続されたワ
   ードフラグメモリを含み、前記ワードフラグメモリおよ
   び前記ブロックフラグメモリの内容が独立に変化できる
   ようにされている； データワードのコード化、デコード化また は再組合せするための装置。 １３、前記ワードフラグメモリおよび前記計算ユニット
   に結合された線チェック状態発生器がさらに含まれてい
   る特許請求の範囲第１２項記載の装置。 １４、前記線チェック状態発生器および前記ワードフラ
   グメモリに接続された制御回路；および 前記線チェック状態発生器に接続された書 込みエラー検知器／クロスフェイド発生器；がさらに含
   まれている特許請求の範囲第 １３項記載の装置。 １５、前記ワードフラグメモリに接続された読出しエラ
   ー検知器／フェイジング発生器がさらに含まれている特
   許請求の範囲第１２項記載の装置。 １６、前記線チェック状態発生器は、前記計算ユニット
   において生じるチェック操作の結果を反映する出力信号
   を発生するようにされている特許請求の範囲第１３項記
   載の装置。 １７、前記線チェック状態発生器は、前記制御回路に伝
   送されるための、エラーのあるデータワードおよび訂正
   ワードのグループに関連された出力信号を発生するよう
   にされており、また、前記線チェック状態発生器は、前
   記書込みエラー検知器／クロスフェイド発生器に伝送さ
   れるための、ブロックフラグから誘導された出力信号を
   発生するようにされている特許請求の範囲第１４項また
   は第１５項記載の装置。 １８、前記読出しエラー検知器／フェイジング発生器に
   は： 加算・比較・選択回路； 前記加算・比較・選択回路に接続されたス レッショルド出力値発生器／増大器；および前記加算・
   比較・選択回路に接続されたカ ウンタ状態メモリであつて、前記加算・比較・選択回路
   は前記カウンタ状態メモリと一緒に第１および第２のカ
   ウンタ回路を構成しているもの； が含まれている特許請求の範囲第１５項記 載の装置。 １９、前記加算・比較・選択回路には、前記ワードフラ
   グメモリ、前記スレッショルド出力値発生器／増大器お
   よび前記カウンタ状態メモリに接続された入力が含まれ
   、前記加算・比較・選択回路には、減衰信号を伝送させ
   るための出力と同様に前記カウンタ状態メモリに接続さ
   れた出力が含まれている特許請求の範囲第１８項記載の
   装置。