JPS6139749A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6139749A JPS6139749A JP15890984A JP15890984A JPS6139749A JP S6139749 A JPS6139749 A JP S6139749A JP 15890984 A JP15890984 A JP 15890984A JP 15890984 A JP15890984 A JP 15890984A JP S6139749 A JPS6139749 A JP S6139749A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- parallel
- transmission line
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/20—Arrangements affording multiple use of the transmission path using different combinations of lines, e.g. phantom working
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ伝送装置に関し、具体的には大形調光
装置の各調光ユニットのサイリスタコントロール基板な
どに対し、制御卓側の・ぐラレル制御データを伝送線を
介して伝送するためのデータ伝送装置に関する。
装置の各調光ユニットのサイリスタコントロール基板な
どに対し、制御卓側の・ぐラレル制御データを伝送線を
介して伝送するためのデータ伝送装置に関する。
調光装置の制御卓と、複数のサイリスタコントロール基
板を納めたユニットラックとの間を伝送線で接続し、こ
の伝送線を介して制御卓側から制御データを送る場合、
送受信間の応答時間を短かくするためにはこの制御デー
タを各基板毎のアドレスデータと制御内容データとから
なるパラ゛レル信号形式のデジタルデータとしてｉ４ラ
レル伝送する必要があり、伝送系の本数が制御データの
ビット数に応じて膨大なものとなる欠点がある。
板を納めたユニットラックとの間を伝送線で接続し、こ
の伝送線を介して制御卓側から制御データを送る場合、
送受信間の応答時間を短かくするためにはこの制御デー
タを各基板毎のアドレスデータと制御内容データとから
なるパラ゛レル信号形式のデジタルデータとしてｉ４ラ
レル伝送する必要があり、伝送系の本数が制御データの
ビット数に応じて膨大なものとなる欠点がある。
伝送線の本数を少なくするにはパラレルデータをシリア
ル変換して伝送すればよいが、規定された応答時間を満
□足させるには伝送速度を速くシ慕ければならないとい
う互いに矛盾する問題点がある。
ル変換して伝送すればよいが、規定された応答時間を満
□足させるには伝送速度を速くシ慕ければならないとい
う互いに矛盾する問題点がある。
この発明は、伝送速度を低く抑えながら規定された応答
時間内での伝送が可能でしかも省線化を達成できるデー
タ伝送装置を提供することを目的とするものである。
時間内での伝送が可能でしかも省線化を達成できるデー
タ伝送装置を提供することを目的とするものである。
前記の目的を達成するためにこの発明のデータ伝送装置
は、複数の７４ラレルデータのうち一部のパラレルデー
タをシリアルデータに変換する手段を備え、このシリア
ルデータを残りのパラレルデータと共に伝送線を介して
伝送するようにしたものであり、これによってシリアル
変換した分のデータ伝送が一本の伝送線で伝送でき、ま
た全データをシリアル変換する場合に□比べて伝送速度
は低く抑えられ、残りのＡラレル伝送するデータについ
ては応答時間は変化なく、規定応答時間内でのデータ伝
送が容易に達成できるようにｈるものである。
は、複数の７４ラレルデータのうち一部のパラレルデー
タをシリアルデータに変換する手段を備え、このシリア
ルデータを残りのパラレルデータと共に伝送線を介して
伝送するようにしたものであり、これによってシリアル
変換した分のデータ伝送が一本の伝送線で伝送でき、ま
た全データをシリアル変換する場合に□比べて伝送速度
は低く抑えられ、残りのＡラレル伝送するデータについ
ては応答時間は変化なく、規定応答時間内でのデータ伝
送が容易に達成できるようにｈるものである。
この発明の実施例を図面と共に説明すれば以下の通りで
ある。
ある。
図面は調光装置に適用したこの発明の実施例を示し、送
信側１００と受信側２００との間を伝送線３０１および
３０２で接続しである。送信側には、図示しない調光操
作卓内のＣＰＵやフェーダ装置などの制御データ発生部
があり、発生される制御データは例えば９ビツトのアド
レスデータ（ＡＤＲ）と、８ビツトの制御内容データ（
ＤＡＴＡ ）と、１ビツトのストローブ信号（５ＴＲＯ
ＢＥ ）とから々シ、その周期は一定ではない。入力バ
ッファメモリ１０１はこの制御データを一時記憶し、タ
イミング回路１０２によるタイミングコントロールによ
って記１憶内容を一定周期で読出すようにしである。入
力バッファメモリ１０１から出力される複数のパラレル
データのうち、９ビツト分のアドレスデータ（ＡＤＨ）
はパラレル−シリアル変換器１０３によってシリアルデ
ータに変換され、ライントライバ１０４で電力増巾され
た後、一本の伝送線３０１に送り出され、入力バッファ
メモリからの残りのノヤラレルデータすなわち８ビツト
の制御内容データ（ＤＡＴＡ ）はそのままライントラ
イバ１０４で電力増巾されて８本並行の伝送線３０２に
送り出されるようになっている。
信側１００と受信側２００との間を伝送線３０１および
３０２で接続しである。送信側には、図示しない調光操
作卓内のＣＰＵやフェーダ装置などの制御データ発生部
があり、発生される制御データは例えば９ビツトのアド
レスデータ（ＡＤＲ）と、８ビツトの制御内容データ（
ＤＡＴＡ ）と、１ビツトのストローブ信号（５ＴＲＯ
ＢＥ ）とから々シ、その周期は一定ではない。入力バ
ッファメモリ１０１はこの制御データを一時記憶し、タ
イミング回路１０２によるタイミングコントロールによ
って記１憶内容を一定周期で読出すようにしである。入
力バッファメモリ１０１から出力される複数のパラレル
データのうち、９ビツト分のアドレスデータ（ＡＤＨ）
はパラレル−シリアル変換器１０３によってシリアルデ
ータに変換され、ライントライバ１０４で電力増巾され
た後、一本の伝送線３０１に送り出され、入力バッファ
メモリからの残りのノヤラレルデータすなわち８ビツト
の制御内容データ（ＤＡＴＡ ）はそのままライントラ
イバ１０４で電力増巾されて８本並行の伝送線３０２に
送り出されるようになっている。
受信側２００には、伝送線３０１からの前記シリアルデ
ータと伝潜線３０２からの前記・母うレルデータ（ＤＡ
ＴＡ ）とを受信するラインレシーバ２０１と、ライン
レシーバからのシリアルデータ出力をノやラレルデータ
に変換して９ビツトのアドレスデータ（ＡＤＨ）に戻す
シリアルーノクラレル変換器２０３ト、ラインレシーバ
２０１からのｉ？ラレルデータ（ＤＡＴＡ ）およびタ
イミングノクルスとを受けとって制御内容データ（ＤＡ
、ＴＡ ）とストローブ信号（５ＴＲＯＢＥ）とを出力
するラッチ回路２０４と、これらのタイミングコントロ
ールを行なうタイミング回路２０２とが設けられており
、Ｓ／Ｐ変換器２０３から出力されるアドレスデータ（
ＡＤＨ）およびラッチ回路２０４から出力される制御内
容データ（ＤＡＴＡ ）とストローブ信号Ｃ５ＴＲＯＢ
Ｅ）はユニットラックの・ぐスライン２０５を介して各
サイリスタコントロール基板４０１．４０２に送られ、
それぞれ対応する調光ユニット（図示しない）の調光制
御を行なうようになっている。
ータと伝潜線３０２からの前記・母うレルデータ（ＤＡ
ＴＡ ）とを受信するラインレシーバ２０１と、ライン
レシーバからのシリアルデータ出力をノやラレルデータ
に変換して９ビツトのアドレスデータ（ＡＤＨ）に戻す
シリアルーノクラレル変換器２０３ト、ラインレシーバ
２０１からのｉ？ラレルデータ（ＤＡＴＡ ）およびタ
イミングノクルスとを受けとって制御内容データ（ＤＡ
、ＴＡ ）とストローブ信号（５ＴＲＯＢＥ）とを出力
するラッチ回路２０４と、これらのタイミングコントロ
ールを行なうタイミング回路２０２とが設けられており
、Ｓ／Ｐ変換器２０３から出力されるアドレスデータ（
ＡＤＨ）およびラッチ回路２０４から出力される制御内
容データ（ＤＡＴＡ ）とストローブ信号Ｃ５ＴＲＯＢ
Ｅ）はユニットラックの・ぐスライン２０５を介して各
サイリスタコントロール基板４０１．４０２に送られ、
それぞれ対応する調光ユニット（図示しない）の調光制
御を行なうようになっている。
このように構成されたデータ伝送システムでは、アドレ
スデータの伝送が本来なら９本のところを一本の伝送線
で行なえ、伝送線の省線化が果される。伝送速度は全デ
ータをシリアルデータに変換して伝送する場合はど高く
する必要はなく、それよシ遅い伝送速度でも同等の応答
時間が得られる。
スデータの伝送が本来なら９本のところを一本の伝送線
で行なえ、伝送線の省線化が果される。伝送速度は全デ
ータをシリアルデータに変換して伝送する場合はど高く
する必要はなく、それよシ遅い伝送速度でも同等の応答
時間が得られる。
以上に述べたようにこの発明では、伝送すべき複数のパ
ラレルデータのうちの一部のパラレルデータのみをシリ
アルデータに変換して伝送線に送り出すので、伝送線の
省線化が達成されると共に伝送速度を高くせずとも規定
の応答時間内での伝送が果せるものである。
ラレルデータのうちの一部のパラレルデータのみをシリ
アルデータに変換して伝送線に送り出すので、伝送線の
省線化が達成されると共に伝送速度を高くせずとも規定
の応答時間内での伝送が果せるものである。
図面はこの発明の一実施例を示すブロック図である。
１００・・・送信側、１０１・・・入力バッファメモリ
、１０２・・・タイミング回路、１０３・・・ノぐラレ
ルーシリアル変換器、１０４・・・ラインドライ、？、
２００・・・受信側、２０１・・・ラインレシーバ、２
０２・・・タイミング回路、２０３・・・シリアル−パ
ラレル変換器、２０４・・・ラッチ回路、２０５・・・
パスライン、３０１．３０２・・・伝送線、４０１，４
０２・・・サイリスタコントロール基板。 手続補正書（自発） 昭和５９年８月３１日
、１０２・・・タイミング回路、１０３・・・ノぐラレ
ルーシリアル変換器、１０４・・・ラインドライ、？、
２００・・・受信側、２０１・・・ラインレシーバ、２
０２・・・タイミング回路、２０３・・・シリアル−パ
ラレル変換器、２０４・・・ラッチ回路、２０５・・・
パスライン、３０１．３０２・・・伝送線、４０１，４
０２・・・サイリスタコントロール基板。 手続補正書（自発） 昭和５９年８月３１日
Claims (1)
- 複数のパラレルデータのうち一部のパラレルデータをシ
リアルデータに変換する手段を備え、このシリアルデー
タを残りのパラレルデータと共に伝送線を介して伝送す
るようにしたことを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890984A JPS6139749A (ja) | 1984-07-31 | 1984-07-31 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890984A JPS6139749A (ja) | 1984-07-31 | 1984-07-31 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139749A true JPS6139749A (ja) | 1986-02-25 |
Family
ID=15681994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15890984A Pending JPS6139749A (ja) | 1984-07-31 | 1984-07-31 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139749A (ja) |
-
1984
- 1984-07-31 JP JP15890984A patent/JPS6139749A/ja active Pending
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