JPS6141076B2

JPS6141076B2 -

Info

Publication number: JPS6141076B2
Application number: JP3444179A
Authority: JP
Inventors: Shinji Shimizu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-03-26
Filing date: 1979-03-26
Publication date: 1986-09-12
Also published as: JPS55129995A

Description

【発明の詳細な説明】本発明は半導体集積回路装置、特に絶縁ゲート
電界効果トランジスタを含むメモリ装置に関す
る。

本発明の目的は電源電圧が高くなり過ぎた場合
メモリ装置が破壊されることを防止することであ
る。

本発明の他の目的は、電源電圧が高くなつた場
合、メモリ装置の消費電流を抑制し、よつて電源
回路の負荷を軽減することである。

本発明の他の目的は、非選択のメモリ・セルの
リーク電流に起因する、選択されたメモリ・セル
に対する書き込み電流不足を防止することであ
る。

本発明の他の目的は、高速に性能試験をするこ
とができるメモリ装置を提供することである。

本発明の他の目的は製造バラツキに対する特性
の変動を抑制できるメモリ装置を提供することで
ある。

本発明の他の目的は使用電源電圧の制限を小さ
くすることが可能なメモリ装置を提供することで
ある。

本発明の一実施例によれば、メモリ素子に印加
されるドレイン電圧が電源電圧の高いところで抑
制される。従つて、電源電圧が高くなつてもメモ
リ素子に過大な電流が流れることが防止でき、素
子の保護および電源負荷の軽減は寄与できる。

また、本発明の他の実施例によれば、メモリ素
子と同様な特性を持つ類似トランジスタで構成さ
れた電圧調整回路が提供される。このような構成
にすると、製造条件の変動により、メモリ素子の
リーク電流が大きくなるようなメモリ装置が製造
されても、電圧調整回路によりメモリ素子に対す
るドレイン電圧を抑制することができるので、リ
ーク電流は減少する方向に動き、製造バラツキに
対するリーク電流の変動を抑制することができ
る。

本発明および本発明の更に他の目的は、図面を
参照した以下の説明から明らかとなるであろう。

第１図は、本発明の一実施例を示す32Kビツト
の書き込み、消去が可能な不揮発性のEP−ROM
（Electrically Programmable Read Only
Memory）の回路図である。

このEP−ROMでは、4096×８ビツトの記憶容
量を持つメモリ・マトリクスB₀〜B₇とその周辺
回路が一枚のシリコン、半導体チツプ１表面に集
積化されている。このチツプは24ピンの気密封止
容器内に納められている（図中二重丸で表わされ
た記号は集積回路ICの外部接続ピンを示す）。A₀
〜A₁₁はアドレス選択信号、I₀／O₀〜I₇／O₇はメ
モリ素子の入出力信号、Ｖ_DD，Ｖ_GNDは電源端子
である。Ｖ_PPは、通常（メモ・チツプ・アレイの
使用時）5Vの電源に接続されているが、プログ
ラム時、すなわちデータを各メモリ素子Q₁に書
き込むときは25Vの電源に接続される。PD／
は、通常時、本チツプからはデータを読み
出さない時（非選択時）に不必要な消費電流を制
限し（Power Down）また、プログラム時、すな
わち本チツプにはデータを書き込まない時（非選
択時）に書き込みを禁止する（Not Program）た
めの外部命令信号であり、総括するとチツプの選
択有無を表わす。

なお、本発明の実施例に使用するトランジスタ
の記号については、第１図左端に示すように、丸
印で囲んだトランジスタＱ_Fは第２図で説明する
フローテイング・ゲートMOSトランジスタを、
Ｑ_Dで示される記号はデプレツシヨン・モード
MOSトランジスタを、Ｑ_Eで示される記号はエン
ハンスメント・モードMOSトランジスタをそれ
ぞれ表わすものとする。また、本実施例で図示さ
れるトランジスタの導通型は全てＮチヤンネルで
ある。

メモリ素子Q₁の構成と本発明の中心的な構成
を説明するに先立つて、周辺回路の概略を第１図
の全体図及び第４図〜第６図を参照して説明す
る。

第１図および第４図において、１１〜１４は外
部入力Ｖ_PP，PD／に基ずいて各種の制御信
号を発生する回路である。１１は通常の使用モー
ドであるか、プログラム・モードであるかを検出
するしきい値回路である。トランジスタ４０〜４
５は電圧分圧器を構成し、電源Ｖ_PPが25Vのとき
トランジスタ４７を導通させ、5Vのときトラン
ジスタ４９を導通させる。

１２は読み出き命令発生器であり、第４図ｅの
真理値表に示すとおり、通常時（Ｖ_PP＝5V）、本
チツプが選択されているとき（PD＝Ｌ）のみ命
令を出し（READ＝Ｈ）、その他の場合はトラン
ジスタ５１，５２の少なく共一方が導通してノ
ン・アクチブとなる。この命令が出されたときの
み、第１図を示す読み出し回路７〜９が動作す
る。

１３は消費電力制限命令発生器であり、通常
時、本チツプが選択されていないときのみ、アド
レス・バツフア３および４を不動作とし、無駄な
消費電力を抑える。

４４は書き込み禁止命令発生器であり、プログ
ラム・モードにあつたかつ本チツプが選択されて
いるときのみ、書き込み回路１０を動作させる。

第１図および第５図において、７はメモリ素子
の記憶内容を検出し増幅する。並列接続された１
対の検出器（８１〜８３および８４〜８６）を含
むプリ・アンプ、８はその出力を更に増幅する２
段のプツシユブル増幅器で構成されたメイン・ア
ンプ、９はトランジスタ１０５〜１１２で構成さ
れた前置プツシユブル回路とそれらに縦続接続さ
れたトランジスタ１１３，１１４からなる主プツ
シユプル回路を含み、低出力インピーダンスの出
力バツフア回路である。なお、読み出み命令
READが無いときは、トランジスタ９４，９７，
１０１，１０４，１１３，１４及び８０が非導通
となり、メイン・アンプ８、出力バツフア９のい
づれも不動作となり、またプリアンプ７はメモ
リ・マトリクスの入出力共通データ線DLから切
り離される。

第１図および第６図において、３，５は入力ア
ドレス信号A₀〜A₁₀を受けて、行および列デコー
ダ４，６を駆動するためのアドレス・バツフア回
路である。この回路は負荷（デコーダ）が重いた
め、低出力インピーダンスのプツシユプル回路が
使用され、デコード用相補信号Ａ_i，_iを作るた
めの対の構成となつている。行デコーダ４のそれ
ぞれはA₀〜A₃の相補アドレス信号の異なる組み
合わせを入力とし、デコーダ４は全部で24即ち16
個用意される。選択された行のデコーダ出力は、
通常は5V、プログラム時は25Vとなり、非選択時
はトランジスタ１３２〜１３３のいずれか一つが
導通するのでほぼ0Vとなる。第６図ｃは列アド
レス・バツフア５のうち、他の異なるA₁₁のアド
レス信号バツフア回路を示しており、最終段プツ
シユ・プル回路のソース・フオロワ・トランジス
タ１４７，１５１にそれぞれ専用のインバータ回
路を設けているところが第６図ａのものと異なつ
ている。第６図ｄは列デコーダ６を示しており、
本質的には行デコード４と同様な構成となつてい
るが、メモリ・セルのマトリクスを大きく２分
し、正方形に近い形で配置するため、アドレス入
力A₁₁，₁₁を受けるトランジスタ１５７，１６
２で２つの選択回路Ｘ_i，Ｘ_jに分け、それらの出
力間に共通に残りの列アドレス入力A₄〜A₁₀を受
けるトランジスタ１６３，１６４が接続されてい
る。

次にメモリ・セルの構成を第２図を用いて説明
する。同図ａは２ビツトのメモリ・セルを示す平
面図であり、同図ｂは同図ａのＡ−Ａラインを切
断面とした場合の断面図、同図ｃはそのゲート部
の寄生容量分布を説明するために部分的に拡大し
た模型図である。

図中２７はＰ型Si基板、２２は厚く熱的に形成
されたSi酸化膜の境界部を表わし、その外側の部
分２０は厚い部分を示し、内側の部分２１にトラ
ンジスタのような能動素子等が形成されている。
２３は多結晶Siから成る浮遊ゲート（フローテイ
ング・ゲート）電極であり、高インピーダンスの
Si熱酸化膜２９で他から絶縁され、電気的結線は
されていない。２４はその上部にオーバラツプし
て形成された多結晶Siから成る各列共通の制御ゲ
ート電極である。３０は化学的気相成長法で低温
で形成されたリンガラス層、２５はその中に設け
られたドレイン・コンタクト穴、２６は各ドレイ
ンを接続する各行共通の入出力データ・ライン
で、Alの如き金属層から成る。

このようなメモリ・セルでは周知のように、例
えば20Vのように高い電圧がドレインに加わる
と、選択された行に位置するメモリ素子のドレイ
ン接合付近には、チヤネル電流の電子によるホツ
ト・エレクトロンが生じる。このホツト・エレク
トロンは、選択された列の制御電極層に印加され
た正電位に引き寄せられて、途中のフローテイン
グ・ゲート電極でトラツプされる。フローテイン
グ・ゲート電極に電子がトラツプされているか否
かで、制御電極からみたしきい値電圧が変わり、
それによつて書き込みが行なわれる。このトラツ
プ電荷は半永久的に残るので、このメモリは不揮
発性である。なお、書き込み内容の消去は紫外線
に照射する等により行うことができる。

本発明者は、このようなメモリでは次のような
リーク現象に注意を払わなければならないことを
発見した。

つまり、この種のMOS（Metal、Oxide
Semiconductor）トランジスタでは、第２図ｃに
示ような寄生容量（C₁は制御電極２４と浮遊ゲ
ート２３間の寄生容量、C₂，C₃およびC₄はそれ
ぞれ浮遊ゲート２３と、ソース、基板およびドレ
イン間の寄生容量）が存在し、そのうちドレイン
側の寄生容量C₄は静電結合により次のような悪
影響をもたらすことに気が付いた。

浮遊ゲート２３に加わる電圧Ｖ_Fは、このトラ
ンジスタのソース・ドレイン間に寄生効果により
Ｎ型の導電チヤンネルが誘起されてしまつたと考
えると、次式で表わされる。

Ｖ_F＝Ｃ_１／Ｃ_０Ｖ_G＋Ｃ_４／Ｃ_０Ｖ_D−Ｑ_０／Ｃ_０…(
1) ここで、Ｖ_Gは制御電極２４の電位Ｖ_Dはドレイン２８に印加れる電圧 C₀＝C₁＋C₂＋C₃＋C₄および Q₀は浮遊ゲートにトラツプされた電荷量であ
る。

浮遊ゲートの電位Ｖ_Fが浮遊ゲートからみたし
きい値電位Ｖ_THFに達すると、このトランジスタ
は導通する。

従つて、このトランジスタが導通する臨界点の
条件は(1)式から次のように導かれ、Ｖ_F＝Ｖ_THF＝Ｃ_１／Ｃ_０Ｖ_G＋Ｃ_４／Ｃ_０Ｖ_D−Ｑ_０／
Ｃ_０…(2) (2)式を変換すると次のようになる。

Ｖ_G＝（Ｖ_THF−Ｃ_４／Ｃ_０Ｖ_D＋Ｑ_０／Ｃ_０）×Ｃ_０
／Ｃ_１＝Ｃ_０／Ｃ_１・Ｖ_THF−Ｃ_４／Ｃ_０Ｖ_D＋Ｑ_０／Ｃ_１…(3) 従つて、(3)式を満足する制御ゲート電位Ｖ_G
は、上記臨界点であるから、制御ゲートからみた
しきい値電圧Ｖ_THCに他ならない。つまり、Ｖ_THC＝Ｃ_０／Ｃ_１・Ｖ_THF−Ｃ_４／Ｃ１・Ｖ_D＋Ｑ_０
／Ｃ_１…(4) となる。

(4)式におて、寄生効果として現われるのは負の
符号を持つ、右辺第２項である。つまり、Ｃ_４／Ｃ_１・Ｖ_Dが大きくなればなる程制御電極からみたしき
い値電圧Ｖ_THCが下がり、リーク電流の原因とな
る。このリーク電流はプログラム時に大きい問題
となる。

プログラム時、非選択のトランジスタの制御電
圧Ｖ_Gは零ボルトで、またトラツプ電荷Q₀も無
い。従つて、非選択のトランジスタが導通する臨
界点の条件は、(3)式から次のように導かれ、Ｏ＝Ｃ_０／Ｃ_１・Ｖ_THF−Ｃ_４／Ｃ_１・Ｖ_D …(5) （C₄／C₁）・Ｖ_Dが（C₀／C₁）・Ｖ_THFより大きくな
ると非選択のトランジスタは完全に導出してしま
い、また（C₀／C₁）・Ｖ_THFを越えなくともそれ
に近い値であればやはりリーク電流が流れてしま
う。第１図からも明らかなように、各行の入出力
データ線には256個のトランジスタが配列されて
いるので、非選択のトランジスタを流れる総合リ
ーク電流は１個の場合の255倍となり、もはや無
視できなくなる。つまり、本来選択されたトラン
ジスタに流すべき電流が非選択のトランジスタに
吸収され、十分な書き込み（プログラム）ができ
なくなる。

この寄生効果は、記憶容量を高くするため（高
集積化）或は高速読み出しのため或は素子の書込
み速度を早くするためにチヤンネル長を短かくす
ればする程、C₄／C₁が大きくなるので、顕著と
なる。

第１図において、１０はメモリ・セルに対する
書き込み回路であるが、上述の点および後述する
点を考慮して工夫が成されている。

まず、本回路の全体動作から先明する。

トランジスタQ₃〜Q₈は２段にNAND回路（正
論理）を構成しており、プログラム時にのみアク
テイブになり、入力信号Ｉ_iをバツフアーして後
段に伝達し、5Vの電源Ｖ_DDで動作する。Q₁₀，T₉
は5Vの入力信号を25Vの電位に上げるレベル・シ
フト機能を持つトランジスタであるが、プログラ
ム時であつて本チツプが選択されていないときは
トランジスタQ₁₂が導通することによつてバツフ
ア回路１０の働きを殺される。従つてトランジス
タQ₁₀とQ₇はトランジスタQ₁₂を含めるとNOR回
路を構成し、プログラム時は25Vの電源Ｖ_PPで動
作する。Q₁₄は入力Ｉ_iに応じてプログラム電圧Ｖ
_PPを入出力共通データ線DLに供給するスイツチ
ングトランジスタである。プログラム時でないと
きは前述のNAND回路の出力が“Ｈ”レベルとな
つてトランジスタQ₉を強制的に導通させるの
で、トランジスタQ₁₄は非導通となりデータ線DL
にプログラム電圧Ｖ_PPは現われない。従つて、こ
の書き込み回路１０は、プログラム時に本チツプ
が選択されかつ入力信号Ｉ_iが２進の一方の状態
（“Ｌ”レベル）のときにのみプログラム電圧Ｖ_PP
をデータ線DLに供給し、この電圧は行アドレ
ス・デコーダ４によつて選ばれた行のメモリ素子
の各ドレインに共通に印加される。

Q₁₃はメモリ素子Q₁と同じプロセスで製造され
た疑似（ダミー）トランジスタである。従つて、
トランジスタQ₁₃の制御電極２４、フローテイン
グ・ゲート２３、半導体基板２７およびそれらの
間に存在する絶縁膜２９の材料（更にその絶縁膜
２９の厚さ）はメモリ・セルQ₁と実質的に同じ
である。また、両者のチヤンネル幅Ｗとチヤンネ
ル長Ｌもほぼ同一に形成される。従つて、トラン
ジスタQ₁₃のしきい値電圧、相互コンダクタンス
および前述した寄生効果等の基本特性はメモリ素
子Q₁と類似したものとなる。

前述した様に、プログラム時にメモリ・マトリ
クスの浮遊ゲートに電子をトラツプさせる場合、
データ・ラインDLにプログラム電圧Ｖ_PPが供給
される。データ・ラインDLに供給される電圧Ｖ_D
_Ｌは、トランジスタQ₇，Q₁₂が非導通であるの
で、次式で表わされる。

Ｖ_DL＝（Ｖ_G）_Q14−（Ｖ_th）_Q14 但し、（Ｖ_th）_Q14＝（Ｖ_th0）_Q14 ＋（△Ｖ_th）_Q14 （Ｖ_G）_Q14：トランジスタQ₁₄のゲート電位（Ｖ_th0）_Q14：ソース・基板間の電位差が零
のときのQ₁₄のしきい値電圧（△Ｖ_th0）_Q14：ソース・基板間の逆バイア
ス電圧によるQ₁₄のしきい値電圧の増加分トランジスタQ₁₃が無い場合、（Ｖ_G）_Q14はほぼ
Ｖ_PPに等しくなるのでＶ_DLは（△Ｖ_th）_Q14を無視
すれば、Ｖ_PPの増加と共に一次関数の関係で増加
する。そして、Ｖ_DL（＝Ｖ_D）が前述した(3)式で
示すような関係に達した場合、メモリ・セルにリ
ーク電流が流れ、その傾向はＶ_PPが大きくなれば
なる程顕著になる。

しかしながら、本発明によればこのとき疑似ト
ランジスタQ₁₃にも同様にリーク電流が流れるの
で、トランジスタQ₁₀，Q₁₁，Q₁₃で分圧器が構成
され（Ｖ_G）_Q14の増加は制限され、よつてデー
タ・ラインDLを通じてメモリ・セルに供給され
るドレイン電圧も制限される。このように書き込
み回路１０は、プログラム電圧の供給をスイツチ
するだけでなく、その電圧値の調整も行う。この
場合、電圧調整器はトランジスタQ₁₀，Q₁₁，Q₁₃
およびQ₁₄で構成され、疑似トランジスタQ₁₃の
特性変動を入力信号として考えれば、トランジス
タQ₁₀，Q₁₁，およびQ₁₃は反転機能を持つソース
接地回路を構成し、トランジスタQ₁₄はボルテー
ジ・フオロワとして働くソース・フオロワ回路を
構成する。

この電圧調整器１０の特性を第３図を用いて説
明する。

同図ａは横軸に外部プログラム電源Ｖ_PPの電圧
を示し、縦軸に選択された列におけるメモリ素子
のゲート電圧Ｖ_Gと選択された行におけるメモリ
素子のドレイン電圧Ｖ_Dを示している。

ゲート電圧Ｖ_Gは、第６図ｂ，ｄに示された、
デプレツシヨン・モード・トランジスタ１３６，
１６６，１６８の基板効果（前述の△Ｖ_th分、
back biased effect、substrate effect）を無視
すれば、Ｖ_PPと同じ電位になる。しかし、ドレイ
ン電圧Ｖ_DはＶ_PP＝Ｖ_PP1のあたりから疑似トラン
ジスタQ₁₃にリーク電流が流れ始めるので変化率
が制限される。この変曲点はＶ_Dが書込み動作が
おこなわれる電圧よりも大きいところに設定する
ことが望ましいが、一方では前述の寄生効果が問
題となる電圧よりも低く設定することも必要であ
る。この変曲点は、分圧器を構成するデプレツシ
ヨン・モード・トランジスタQ₁₀，Q₁₁の相互コ
ンダクタンス、トランジスタQ₁₃からデータ線DL
の間に置かれるボルテージ・フオロワ回路の段数
や電圧降下分等を適切な値に選ぶことによつて調
整することができる。

このように、変曲点を持たせることによつて次
のような効果が得られる。

プログラム可能な電圧以上の電圧が制限される
ので不必要なリーク電流を制限することができ、
電源の負荷を軽減することができる。また過大な
電流がメモリ素子や配線、制御回路に流れなくな
るので、それらの破壊が防止される。これは、不
揮発性メモリに限らず、一般のMOSメモリに適
用した場合も同様な効果がある。本チツプのテス
テイングの際、単独の外部電源Ｖ_PPを高くするだ
けで、ゲート電圧Ｖ_Gをそのまま高くしかつドレ
イン電圧Ｖ_Dの上昇を制限することができるの
で、寄生効果を恐れることなく高速の試験が可能
となる。

本電圧調整器の動作を第３図ｂに用いて更に詳
しく説明する。

同図ｂは、トランジスタQ₁₀とQ₁₃の分圧動作
を説明するため特性図で、トランジスタQ₁₁によ
る特性への影響は説明を簡単にするため省略して
いる。トランジスタQ₁₁は前述した調整用に使用
しており、必須のものではない。従つて、本電圧
調整器の出力（Q₁₄のゲート電位）はＶ_DSで表わ
される。

曲線ｅは疑似トランジスタQ₁₃の特性を示し、
曲縁ｌはその負荷曲線（Q₁₀の特性）を示し、両
者の交点Ｓが出力電圧V₀₂を示している。

ここで、製造条件の変動（バラツキ）によりメ
モリ・セルのQ₁のチヤンネル長Ｌが△Ｌだけ短
くなつたとすると、前述した(5)式に示すC₄／C₁
が大きくなるのでしきい値電圧が下がりリーク電
流が増えようとする。この時、電圧調整器の疑似
トランジスタQ₁₃でも同様な現象が起き、その曲
線ｅはｆに、出力点ＳはＲに移行し、出力電圧は
V₀₂からV₀₁に下がる。従つて、メモリ・セルに加
わるドレイン電圧Ｖ_Dが下がるので、(5)式で示し
た（C₄／C₁）・Ｖ_Dの項は一定になろうとし、リ
ーク電流は制限される。チヤンネル長Ｌが△Ｌだ
け長くなつた場合は逆の動作となり、やはり
（C₄／C₁）・Ｖ_Dが一定になろうとする。なお、前
述したＶ_Dの変曲点の調整は曲線ｌをｍに移行さ
せるようトランジスタQ₁₀の相互コンダクタンス
を変えること等により達成できる。また、ドレイ
ン電圧Ｖ_DのＶ_PPに対する変化率の調整は疑似ト
ランジスタの相互コンダクタンスを変える（ｅ，
ｆ，ｇの傾きが変わる）ことによつて可能とな
る。しかし、製造上のバラツキに対する電圧調整
器の忠実性を考慮すると、疑似トランジスタのチ
ヤンネル長はメモリ素子のそれと同じにした方が
好ましい。

第３図ｂからも明らかなように、疑似トランジ
スタQ₁₃を用いることにより製造上のバラツキが
あつても、メモリ素子に対する書き込み電流が不
足するという誤動作を防止することができる。

また曲線ｆで示されるように、チヤンネル長Ｌ
を短くしてもリーク電流を減らす方向でドレイン
電圧を下げるので、書き込みの誤動作を生じるこ
とはなく高速の読み出しが可能な不揮発性メモリ
を製造することができる。

なお、疑似トランジスタQ₁₃の制御ゲート電位
は非選択のメモリ素子に加わるそれと同じである
ことが、電圧調整の忠実性を良くする上で好まし
い。

また、第１図の実施例では書き込み制御回路１
０が電圧調整器の働きを兼用しているが、第７図
に示すように、それぞれを独立に設けても良い。

また、第１図の実施例では行選択スイツチQ₂
のドレイン側に加わる電圧が調整されているが、
Q₂をボルテージ・フオロワーとして、Q₂のゲー
トに加わる選択電圧を行デコーダの電源電圧で調
整するようにしても良い。要はメモリ・セルのド
レイン電圧を制御・調整することである。

【図面の簡単な説明】

第１図本発明による32Kビツト不揮発性メモリ
の回路図である。第２図はフローテイング・ゲー
トMOSFAMOSトランジスタ・メモリ・セルで、
同図ａは平面図、ｂは断面図、ｃは寄生容量の分
布を示す断面図である。第３図ａ及びｂは本発明
による電圧調整器の特性と効果を示す図である。
第４図ａ乃至ｄは制御命令信号の発生回路図、第
４図ｅはその回路の真理値表、第５図ａ乃至ｃは
読み出し回路、第６図ａ，ｂ及びｃ，ｄは夫々は
アドレス・バツフア回路及びアドレス・デコーダ
回路図である。第７図は本発明の他の実施例を示
す電圧調整器を含むメモリの周辺回路図である。Ｑ_F……FAMOS、Ｑ_D……デプレツシヨン・モ
ード・FET、Ｑ_E……エンハンスメント・モー
ド・FET、B₀〜B₇……メモリ・マトリクス、
PD／PGM……チツプ・セレクト信号、Ｉ／Ｏ…
…入出力信号、Ａ……アドレス選択信号、Ｖ_PP…
…プログラム用電源電圧。

Claims

【特許請求の範囲】１それぞれがソース、ドレインおよび両者の間
の基板表面上に絶縁物を介して形成された制御ゲ
ート電極を有する複数個の記憶用絶縁ゲート電界
効果トランジスタを複数の行と列に配置したメモ
リ・マトリクスと、上記トランジスタと類似の特
性に有する疑似トランジスタの特性に応じて上記
記憶用トランジスタに印加される電圧を制御する
電圧調整回路とを具備して成ることを特徴とする
絶縁ゲート電界効果トランジスタ・メモリ。２上記類似の特性とは、少なくともほぼ等しい
相互コンダクタンスを十分条件とすることを特徴
とする特許請求の範囲第１項記載の絶縁ゲート電
界効果トランジスタ・メモリ。３上記記憶用トランジスタは、上記基板表面と
上記制御ゲート電極との間で絶縁物を介して形成
されたフローテイング・ゲート電極を更に具備し
て成り、上記類似の特性とは、上記類似トランジ
スタが少なくとも上記記憶用トランジスタと同様
に形成されたフローテイング・ゲート電極を有す
ることを十分条件とすることを特徴とする特許請
求の範囲第１項もしくは第２項記載の電界効果ト
ランジスタ・メモリ。４上記類似トランジスタのチヤンネル長は上記
記憶用トランジスタのそれとほぼ等しいことを特
徴とする特許請求の範囲第３項記載の電界効果ト
ランジスタ・メモリ。５上記類似トランジスタの上記制御ゲート電極
材料、上記フローテイング・ゲート電極材料、上
記両ゲート電極間の絶縁物材料とその厚さ、上記
フローテイング・ゲート電極と上記基板表面間の
絶縁物材料とその厚さおよび上記基板表面の材料
は、上記記憶用トランジスタのそれぞれと実質的
に同一であることを特徴とする特許請求の範囲第
４項記載の絶縁ゲート電界効果トランジスタ・メ
モリ。６上記電圧調整回路は、上記類似トランジスタ
の特性変動を入力信号とみなした場合、反転機能
を持つよう構成されてなることを特徴とする特許
請求の範囲第５項記載の絶縁ゲート電界効果トラ
ンジスタ・メモリ。７上記類似トランジスタの上記制御電極とソー
スは上記記憶用トランジスタのソースとほぼ同電
位にされ、上記疑似トランジスタのドレインは負
荷Q₁₀を介して電圧源Vppに結合され、該ドレイ
ンから調整電圧を取り出すことを特徴とする特許
請求の範囲第６項記載の絶縁ゲート電界効果トラ
ンジスタ・メモリ。８上記電圧調整回路は上記記憶用トランジスタ
に対する外部入力信号Iiが２進のいずれか一方の
値になつたときにのみ、上記電圧源の調整された
電圧が上記記憶用トランジスタに供給可能とされ
ていることを特徴とする特許請求の範囲第７項記
載の絶縁ゲート電界効果トランジスタ・メモリ。９上記電圧調整回路は更に書き込み命令信号
を入力とし、書き込み時にのみ上記調整され
た電圧が供給可能とされていることを特徴とする
特許請求の範囲第８項記載の絶縁ゲート電界効果
トランジスタ・メモリ。