JPS6323298A - 絶縁ゲ−ト電界効果トランジスタ・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置、特Ｋｅ縁ゲート電界効果
トランジスタを含むメモリ装置に関する。

本発明の目的は電源電圧が高くなり過ぎた場合メモリ装
置が破壊されろことを防止することである。

本発明の他の目的は、電源電圧が高くなった場合、メモ
リ装置の消費電流を抑制し、よって電源回路の負荷を軽
減することである。

本発明の他の目的は、非選択のメモリ、セルのリーク電
流に起因する、選択されたメモリ、セルに対する書き込
み電流不足を防止することである。

本発明の他の目的は、高速に性能試験をすることができ
るメモリ装置を提供することである。

本発明の他の目的は製造バラツキに対する特性の変動を
抑制できるメモリ装置を提供することである。

本発明の他の目的は使用電源電圧の制限を小さくするこ
とが可能なメモリ装置を提供することである。

本発明の一実施例によれば、メモリ素子に印加されるド
レイン電圧が電源電圧の高いところで抑制される。従っ
て、電源電圧が高くなってもメモリ素子に過大な電流が
流れろことが防止でき、素子の保護および電源負荷の軽
減に寄与できる。

また、本発明の他の実施例によれば、メモリ素子と同様
な特性を持つ疑似トランジスタで構成された電圧調整回
路が提供される。このような構成にすると、製造東件の
変動により、メモリ素子のリーク電流が大きくなるよう
なメモリ装置が製造されても、電圧調整回路によりメモ
リ素子に対するドレイン電圧を抑制することができるの
で、リーク電流は減少する方向に動き、製造バラツキに
対するリーク電流の変動を抑制することができる。

本発明および本発明の更に他の目的は、図面を参照した
以下の説明から明らかとなるであろう。

第１図は、本発明の一実施例を示す３２にビットの書き
込み、消去が可能な不揮発性のＥＰ−ＲＯＭ　（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅ
ａｄＯｎｌｙ　Ｍｅｍｏｒｙ）の回路図である。

このＥＰ−ＲＯＭでは、４０９６ｘ８ビツトの記憶容量
を持つメモリ・マトリクスＢ０〜Ｂ７とその周辺回路が
一枚のシリコン・半導体チップ１表面に集積化されてい
る。このチップは２４ピンの気密封止容器内に納められ
ている（図中二重丸で表わされた記号は集積回路（Ｉ　
Ｃ）の外部接続ビンを示す）。人。〜ＡＩＩはアドレス
選択信号、１．１０ｏ〜Ｉ’ｙ　／　Ｏｖはメモリ素子
の入出力信号、ＶＤＤ　＋　ＶＧＮＤは電源端子である
。ＶＰＰは、通常（メモリ・チップ・アレイの使用時）
５Ｖの電源に接続されているが、プログラム時、すなわ
ちデータを各メモリ素子Ｑ１に書き込むときは２５Ｖの
電源に接続される。ＰＤ／ＰＧＭは、通常時、本チップ
からはデータを読み出さない時（非選択時）に不必要な
消費電流を制限しくＰｏｗｅｒ　Ｄｏｗｎ）また、プロ
グラム時、すなわち本チップにはデータを書き込まない
時（非選択時）に書き込みを禁止する（　Ｎｏｔ　Ｐｒ
ｏｇｒａｍ）ための外部命令信号であり、総括するとチ
ップの選択有無を表わす。

なお、本発明の実施例に使用するトランジスタの記号に
ついては、第１図左端に示すように、丸印で囲んだトラ
ンジスタＱｒは第２図で説明するフローティング・ゲー
トＭＯＳトランジスタを、ＱＤで示されろ記号はデプレ
ッション・モードＭＯＳトランジスタを、ＱＥで示され
る記号はエンハンスメント・モードＭＯＳトランジスタ
をそれぞれ表わすものとする。また、本実施例で図示さ
れるトランジスタの導電型は全てＮチャンネルである。

メモリ素子Ｑ１の構成と本発明の中心的な構成を説明す
るに先立って、周辺回路の概略を第１図の全体図及び第
４図〜第６図を参照して説明する。

第１図および第４図において、１１〜１４は外部人力Ｖ
ｐｐ　、ＰＤ／ＰＧＭに基づいて各種の制御信号を発生
する回路である。１１は通常の使用モードであるか、プ
ログラム・モードであるかを検出するしきい値回路であ
る。トランジスタ４０〜４５は電圧分圧器を構成し、電
源ＶＰＰが２５Ｖのときトランジスタ４７を導通させ、
５■のときトランジスタ４９を導通させる。

１２は読み出し命令発生器であり、第４図な）の真理値
表疋示すとおり、通常時（Ｖｐｐ＝５Ｖ）、本チップが
選択されているとき（ＰＤ＝Ｌ）のみ命令を出しくＲＥ
ＡＤ＝Ｈ）　、その他の場合はトランジスタ５１．５２
の少なく共一方が導通してノン・アクチブとなる。この
命令が出されたときのみ、第１図に示す読み出し回路７
〜９が動作する。

１３は消費電力制限命令発生器であり、通常時、本チッ
プが選択されていないときのみ、アドレス・バッファ３
および４を不動作とし、無駄な消費電力を抑える。

１４は書き込み禁止命令発生器であり、プログラム・モ
ードにあってかつ本チップが選択されているときのみ、
書ぎ込み回路１ｏを動作させる。

第１図および第５図において、７はメモリ素子の記憶内
容を検出し増幅する、並列接続された１対の検出器（８
１〜８３および８４〜８６）を含むブリ・アンプ、８は
その出力を更に増幅する２段のプッシュプル増幅器で構
成されたメイン・アンプ、９はトランジスタ１０５〜１
１２で構成された前置プッシュプル回路とそれらに縦続
接続されたトランジスタ１１３．１１４からなる主プッ
シュプル回路を含む、低出力インピーダンスの出力バッ
ファ回路である。なお、読み出し命令ＲＥＡＤが無いと
きは、トランジスタ９４．９７．１０１　。

１０４．１１３，１１４及び８０が非導通となり、メイ
ン・アンプ８、出力バッファ９のいずれも不動作となり
、またプリアンプ７はメモリ・マトリクスの入出力共通
データ線ＤＬから切り離される。

第１図および第６図において、３，５は入力アドレス信
号Ａ、）−Ａ、ｏを受けて、行および列デコーダ４．６
を駆動するためのアドレス・バッファ回路である。この
回路は負荷（デコーダ）が重いため、低出力インピーダ
ンスのプッシュプル回路が使用され、デコード用相補信
号Ａｉ、Ａｉ　を作るため対の構成となっている。行デ
コーダ４のそれぞれはＡ。−Ａ、の相補アドレス信号の
異なる組み合わせを入力とし、デコーダは全部で２４即
ち１６個用意される。選択された行のデコーダ出力は、
通常は５Ｖ、プログラム時は２５Ｖとなり、非選択時は
トランジスタ１３２〜１３３のいずれか一つが導通する
のでほぼＯ■となる。第６図値）は列アドレス・バッフ
ァ５のうち、他と異なるＡ１１のアドレス信号バッファ
回路を示しており、最終段ブツシュ・プル回路のソース
・フォロワ・トランジスタ１４７，１５１にそれぞれ専
用のインバータ回路を設けているところが第６図（ａ）
のものと異なっている。第６図（ｄ）は列デコーダ６を
示しており、本質的には行デコーダ４と同様な構成とな
っているが、メモリ・セルのマトリクスを大きく２分シ
、正方形に近い形で配置するため、アドレス人力Ａ１１
１　ｋＨを受けるトランジスタ１５７，１６２で２つの
選択回路Ｘｉ、Ｘｊに分け、それらの出力間に共通に残
りの列アドレス入力Ａ４〜Ａ１ｏを受けるトランジスタ
１６３〜１６４が接続されている。

次にメモリ・セルの構成を第２図を用いて説明する。同
図（ａ）は２ビツトのメモリ・セルを示ｆ平面図であり
、同図（ｂ）は同図（ａ）のＡ−Ａラインを切断面とし
た場合の断面図、同図（Ｃ）はそのゲート部の寄生容量
分布を説明するために部分的に拡大した模型図である。

図中２７はＰ型Ｓｉ基板、２２は厚く熱的に形成された
Ｓｉ酸化膜の境界部を表わし、その外側の部分２０は厚
い部分を示し、内側の部分２１にトランジスタのような
能動素子等が形成されている。２３は多結晶Ｓｉから成
る浮遊ゲート（フローティアｆ・ゲート）電極であり、
高インピーダンスのＳｉ熱酸化膜２９で他から絶縁され
、電気的結線はされていない。２４はその上部にオーバ
ラップして形成された多結晶Ｓｉから成る各列共通の制
御ゲート電極である。３０は化学的気相成長法で低温で
形成されたリンガラス層、２５はその中に設げられたド
レイン・コンタクト大、２６は各ドレインを接続する各
行共通の入出力データ・ラインで、Ａｔの如き金属層か
ら成る。

このようなメモリ・セルでは周知のように、例えば２０
Ｖのように高い電圧がドレインに加わると、選択された
行に位置するメモリ素子のドレイン接合付近には、チャ
ネル電流の電子によるホット・エレクトロンが生じる。

このホット・エレクトロンは、選択された列の制御電極
層に印加された正電位に引き寄せられて、途中のフロー
ティング・ゲート電極でトラップされる。フローティン
グ・ゲート電極に電子がトラップされているか否かで、
制御電極からみたしきい値電圧が変わり、それによって
書き込みが行なわれる。このトラップ電荷は半永久的に
残るので、このメモリは不揮発性である。なお、書き込
み内容の消去は紫外線を照射する等により行うことがで
きる。

本発明者は、このようなメモリでは次のようなリーク現
象に注意を払わなければならないことを発見した。

つまり、この種のＭＯＳ　（Ｍｅｔａｌ　　Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）　　）ランジスタでは、
第２図（Ｃ）Ｋ示すような寄生容量（Ｃｔは制御電極２
４と浮遊ゲート２３間の寄生容量、Ｃｘ　、Ｃｓおよび
Ｃ１はそれぞれ浮遊ゲート２３と、ソース、基板および
ドレイン間の寄生容量）が存在し、そのうちドレイン側
の寄生容量Ｃ４は静電結合により次のような悪影響をも
たらすことに気が付いた。

浮遊ゲート２３に加わる電圧ＶＦは、このトランジスタ
のソース・ドレイン間に寄生効果によりＮ型の導電チャ
ンネルが誘起されてしまったと考えると、次式で表わさ
れる。

ここで、■Ｇは制御電極２４の電位 ＶＤはドレイン２８に印加されろ 電圧 Ｃｏ　”Ｃｔ　＋ｃ、　＋Ｃｓ　＋Ｃ４およびＱｏは浮
遊ゲートにトラップされ た電荷量である。

浮遊ゲートの電位ＶＦが、浮遊ゲートからみたしきい値
電圧ＶＴＦＩＦに達すると、このトランジスタは導通す
る。

従って、このトランジスタが導通する臨界点の条件は（
１）式から次のように導かれ、（２）式を変換すると次
のようになる。

従って、（３）式を満足する制御ゲート電位■Ｇは、上
記臨界点であるから、制御ゲートからみたしきい値電圧
ＶＴＨＣに他ならない。つまり、となる。

ＶＤが大きくなればなる程制御電極からみたしきい値電
圧ＶＴＨＣが下がり、リーク電流の原因となる。このリ
ーク電流はプログラム時に大きい問題となる。

プログラム時、非選択のトランジスタの制御電圧Ｖｃは
零ボトルで、またトラップ電荷Ｑ。も無い。従って、非
選択のトランジスタが導通する臨界点の条件は、（３）
式から次のように導かれ、（Ｃ４／　Ｃ＋　）　・ＶＤ
が（Ｃｏ　／　Ｃ＋　）　・ＶＴＨＦより大きくなると
非選択のトランジスタは完全に導出してしまい、また（
Ｃｏ／Ｃｔ　）・ＶＴＨＦを越えなくともそれに近い値
であればやはりリーク電流が流れてしまう。第１図から
も明らかなようｋ、各行の入出力データ線には２５６個
のトランジスタが配列されているので、非選択のトラン
ジスタを流れる総合リーク電流は１個の場合の２５５倍
となり、もはや無視で但なくなる。つまり、本来選択さ
れたトランジスタに流すべき電流が非選択のトランジス
タに吸収され、十分な書き込み（プログラム）ができな
くなる。

この寄生効果は、記憶容量を高くするため（高集積化）
或は高速読み出しのため或は素子の書込み速度を早くす
るためにチャンネル長を短かくすればする程、Ｃ４／Ｃ
１が大きくなるので、顕著となる。

第１図において、１０はメモリ・セルに対する書き込み
回路であるが、上述の点および後述する点を考慮して工
夫が成されている。

まず、本回路の全体動作から説明する。

トランジスタＱ、〜Ｑ８は２段のＮＡＮＤ回路（正論理
）を構成しており、プログラム時にのみアクティブにな
り、入力信号１ｉをバッファーして後段に伝達し、５■
の電源ＶＤＤで動作する。

Ｑｌ。、Ｑ、は５■の入力信号を２５Ｖの電位に上げろ
レベル・シフト機能を持つトランジスタであるが、プロ
グラム時であって本チップが選択さ引ていないときはト
ランジスタＱ１．が導通することによってバッファ回路
１０の働きが殺される。従ってトランジスタＱ１゜とＱ
、はトランジスタＱＨを含めるとＮＯＲ回路を構成し、
プログラム時は２５Ｖの電源ＶＰＰで動作する。Ｑ　＋
４は入力Ｉｉに応じてプログラム電圧ＶＰＰを入出力共
通データ線ＤＬに供給するスイッチングトランジスタで
ある。

プログラム時でないときは前述のＮＡＮＤ回路の出力が
°Ｈ°　レベルとなってトランジスタＱ、を強制的に導
通させるので、トランジスタＱ　＋４は非導通となりデ
ータ線ＤＬにプログラム電圧ＶＰＰは現われない。従っ
て、この書き込み回路１０は、プログラム時に本チップ
が選択されかつ入力信号Ｉｉが２進の一方の状態（°Ｌ
°レベル）のときにのみプログラム電圧ＶＰＰをデータ
線ＤＬに供給し、この電圧は行アドレス・デコーダ４に
よって選ばれた行のメモリ素子の各ドレインに共通に印
加される。

Ｑｌ３はメモリ素子Ｑ１と同じプロセスで製造された疑
似（ダミー）トランジスタである。従って、トランジス
タＱ　ｒｓの制御電極２４、フローティング・ゲート２
３、半導体基板２７およびそれらの間に存在する絶縁膜
２９の材料、（更にその絶縁膜２９の厚さ）はメモリ・
セルＱ、と冥質的に同じである。また、両者のチャンネ
ル幅Ｗとチャンネル長りもほぼ同一に形成されろ。従っ
て、トランジスタＱ　ｕのしきい値電圧、相互コンダク
タンスおよび前述した寄生効果等の基本特性はメモリ素
子Ｑ１　と類似したものとなる。

前述した様に、プログラム時にメモリ・マトリクスの浮
遊ゲートに電子をトラップさせろ場合、データ・ライン
ＤＬにプログラム電圧ＶＰＰが供給されろ。データ・ラ
インＤＬに供給される電圧ＶＤＬは、トランジスタＱｏ
　、Ｑｕｔが非導通であるので、次式で表わされる。

ＶＤＬ＝　（ＶＧ）　Ｑｌ４−　（Ｖｔｈ）　Ｑｌ４但
し、　（Ｖ　ｔｈ　）　Ｑ１４＝　（Ｖｔｈｏ　）　Ｑ
１４＋（△■ｔｈ）ｑ１＋ （ｖＧ）Ｑｌ４：トランジスタＱＩ４のゲート電位 （ｖｔｈｏ）Ｑｌ４：ンースー基板間ｃｏ’ｆｊ１位差
が零のときのＱｌ４の しきい値電圧 （ΔＶｔｈｏ）ｃｕｕ　：ソース・基板間の逆バイアス
電圧によるＱｌ４ のしきい値電圧の増加 分 トランジスタＱ＋ａが無い場合、（ＶＣＩ）Ｑｌ４はは
ホＶｐｐ　Ｋ等Ｌ　＜　ナルｔ））ＱＶｏＬハ（ＡＶｔ
ｈ）Ｑｌ４を無視すれば、ｖｐｐの増加と共に一次関数
の関係で増加する。そして、ＶＤＬ　（＝ＶＤ）が前述
した（３）式で示すような関係に達した場合、メモリ・
セルにリーク電流が流れ、その傾向はＶＰＰが大きくな
ればなる程顕著になる。

しかしながら、本発明によればこのとき疑似トランジス
タＱ　ｒｓにも同様にリーク電流が流れるのでトランジ
スタＱ　ｌｏ　＋　Ｑｕ　＋　Ｑ＋！で分圧器が構成さ
れ（ＶＧ）Ｑｌ４の増加は制限され、よってデータ・ラ
インＤＬを通じてメモリ・セルに供給されるドレイン電
圧も制限される。このように書き込み回路１０は、プロ
グラム電圧の供給をスイッチするだけでなく、その電圧
値の調整も行う。この場合、電圧調整器はトランジスタ
Ｑ１゜＋Ｑｕ　！　ＱＩｓおよびＱ　＋４で構成され、
疑似トランジスタＱＣｓの特性変動を入力信号として考
えれば、トランジスタＱ１゜＋ＱｕおよびＱ　ｔｓは反
転機能を持つソース接地回路を構成し、トランジスタＱ
　＋４はボルテージ・フォロワとして働くソース・フォ
ロワ回路を構成する。

この電圧調整器１０の特性を第３図を用いて説明する。

同図（ａ）は横軸に外部プログラム電源ＶＰＰの電圧を
示し、縦軸に選択された列におけるメモリ素子のゲート
電圧ＶＣと選択された行におけろメモリ素子のドレイン
電圧ｖＤを示している。

改　し ゲート電圧■Ｇは、第６図（ｂ）、ω）に示された、デ
プレッション・モード・トランジスタ１３６゜１６６．
１６８の基板効果（前述のΔ■ｔｈ分、ｂａｃｋｂｉａ
ｓｅｄ　ｅｆｆｅｃｔ、　５ｕｂｓｔｒａｔｅ　ｅｆｆ
ｅｃｔ）を無視すれば、ＶＰＰと同じ電位になる。しか
し、ドレイン電圧ＶＤはｖｐｐ　＝　ＶＰＰＩのあたり
から疑似トランジスタＱ　＋３にリーク電流が流れ始め
るので変化率が制限される。この変曲点はｖＤが書込み
動作がおこなわれる電圧よりも太きいところに設定する
ことが望ましいが、一方では前述の寄生効果が問題とな
る電圧よりも低く設定することも必要である。この変曲
点は、分圧器を構成するデプレッション・モード・トラ
ンジスタＱ１゜、Ｑ５．の相互コンダクタンス、トラン
ジスタＱ　ｌｓからデータ線ＤＬの間に置かれるボルテ
ージ・フォロワ回路の段数や電圧降下分等を適切な値に
選ぶことによって調整することができる。

このように、変曲点を持たせることによって次のような
効果が得られる。

プログラム可能な電圧以上の電圧が制限されるので不必
要なリーク電流を制限することができ、電源の負荷を軽
減することができる。また過大な電流がメモリ素子や配
線、制御回路に流れなくなるので、それらの破壊が防止
されろ。これは、不揮発性メモリに限らず、一般のＭＯ
Ｓメモリに適用した場合も同様な効果がある。本チップ
のテスティングの際、単独の外部電源ＶＰＰを高くする
だけで、ゲート電圧■Ｇをそのまま高くしかつドレイン
電圧ｖＤの上昇を制限することができるので、寄生効果
を恐れることなく高速の試験が可能となる。

本電圧調整器の動作を第３図（ｂ）を用いて更に詳しく
説明する。

同図（ｂ）は、トランジスタＱ１ｏとＱｌｘの分圧動作
を説明するための特性図で、トランジスタＱ１１による
特性への影響は説明を簡単にするため省略している。ト
ランジスタＱｌｌは前述した調整用に使用しており、必
須のものではない。従って、本電圧調整器の出力（Ｑ、
、のゲート電位）はＶＤＳで表わされる。

曲線ｅは疑似トランジスタＱ　ｌｓの特性を示し、曲線
ｔはその負荷曲線（（Ｌｏの特性）を示し、両者ノ交点
Ｓが出力電圧■ｏ！を示している。

ココテ、製造条件の変動（バラツキ）によりメモリ°セ
ルＱ１のチャンネル長りがΔＬだけ短くなったとすると
、前述した（５）式に示すＣ４／ＣＩが大きくなるので
しきい値電圧が下がりリーク電流が増えようとする。こ
の時、電圧調整器の疑似トランジスタＱ　１３でも同様
な現象が起き、その曲線ｅはｆに、出力点ＳはＲに移行
し、出力電圧は■。、からＶ。ｌに下がる。従って、メ
モリ・セルに加わるドレイン電圧ＶＤが下がるので、（
５）式で示した（Ｃａ／Ｃａ）・ＶＤの項は一定になろ
うとし、リーク電流は制限される。チャンネル長りが△
Ｌだけ長くなった場合は逆の動作となり、やはり（Ｃ，
／ＣＩ）・ＶＤが一定になろうとする。なお、前述した
ｖＤの変曲点の調整は曲線ｔをｍに移行させるようトラ
ンジスタ（Ｌｏの相互コンダクタンスを変えること等に
より達成できる。また、ドレイン電圧ｖＤのＶＰＰに対
する変化率の調整は疑似トランジスタの相互コンダクタ
ンスを変える（ｅ。

ｆ、ｇの傾きが変わる）ことによって可能となる。

しかし、製造上のバラツキに対する電圧調整器の忠実性
を考慮すると、疑似トランジスタのチャンネル長はメモ
リ素子のそれと同じにした方が好ましい。

第３図Ｃｂ）からも明らかなように、疑似トランジスタ
Ｑ　ｌｓを用いろことにより製造上のバラツキがあって
も、メモリ素子に対する書き込み電流が不足するという
誤動作を防止することができる。

また曲線ｆで示されるように、チャンネル長りを短くし
てもリーク電流を減らす方向でドレイン電圧を下げるの
で、書き込みの誤動作を生じろことはなく高速の読み出
しが可能な不揮発注メモリを製造することができる。

なお、疑似トランジスタＱ１３の制御ゲート電位は非選
択のメモリ素子に加わるそれと同じであることが、電圧
調整の忠実性を良くする上で好ましい。

また、第１図の実施例では書き込み制御回路１０が電圧
調整器の働きを兼用しているが、第７図に示すように、
それぞれを独立に設けても良い。

また、第１図の実施例では行選択スイッチＱ２のドレイ
ン側に加わる電圧が調整されているが、Ｑ、をボルテー
ジ・フォロワーとして、Ｑ、のゲートに加わる選択電圧
を行デコーダの電源電圧で調整するようにしても良い。

要はメモリ・セルのドレイン電圧を制御・調整すること
である。

【図面の簡単な説明】

第１図は本発明による３２にビット不揮発性メモリの回
路図である。第２図はフローティング・ゲートＭＯ８Ｆ
ＡＭＯＳトランジスタ・メモリ・セルで、同図（ａ）は
平面図、（ｂ）は断面図、（ｃ）は寄生容量の分布を示
す断面図である。第３図（ａ）及び（ｂ）は本発明によ
る電圧調整器の特性と効果を示す図である。第４図（ａ
）乃咥卿）は制御命令信号の発生回略図、第４図（支）
はその回路の真理値表、第５回軸（シ） か姿（６）は読み出し回路図、第６図（ａ）＠及び（社
）和ｙは夫々はアドレス・バッファ回路及びアドレス・
デコーダ回路図である。第７図は本発明の・池の実施例
を示す電圧調整器を含むメモリの周辺回路図である。 ＱＦ・・・ＦＡＭＯ８，ＱＤ・・・テフレソション・モ
ード・ＦＥＴ、ＱＥ・・・エンハンスメント・モード・
ＦＥＴ、Ｂｏ〜Ｂ７・・・メモリ・マトリクス、ＰＤ／
ＰＧＭ・・・チップ・セレクト信号、Ｉｌｏ・・・入出
力信号、Ａ・・・アドレス選択信号、ｖｐｐ　・・・プ
ログラム用電源電圧。 １．′−゛ 代理人　弁理士　　小　川　勝　男　　、・−Ｉ 第　　３　　図 □ｌ／ｐｐｔ １／ｐｐ 第　　４　　図 第　　５　　図 ワ 第　　６　　図 第　　６　　図 Ｃｂ） 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、複数個のメモリ・セルが複数の行と列に配列された
   マトリクス部と上記メモリ・セルを駆動するための電圧
   源（Ｖ＿Ｐ＿Ｐ）とを具備し、上記各メモリ・セルは絶
   縁ゲート電界効果トランジスタ（Ｑ＿１）を含んで成る
   メモリであって、データの書き込み時に選択される上記
   メモリ・セル内の上記トランジスタに関して、ドレイン
   電圧（Ｖ＿Ｄ）の上記電圧源に対する変化率（∂Ｖ＿Ｄ
   ／∂Ｖ＿Ｐ＿Ｐ）が、上記電圧源の一電圧範囲（Ｖ＿Ｐ
   ＿Ｐ＞Ｖ＿Ｐ＿Ｐ＿１）で他の電圧範囲（Ｖ＿Ｐ＿Ｐ≦
   Ｖ＿Ｐ＿Ｐ＿１）のときよりも小さくなるように調整す
   る電圧調整回路（１０）を具備して成ることを特徴とす
   る絶縁ゲート電界効果トランジスタ・メモリ。 ２、上記一電圧範囲における電圧値は、絶対値で比較し
   て、上記他の電圧範囲のそれよりも大きいことを特徴と
   する特許請求の範囲第１項記載の絶縁ゲート電界効果ト
   ランジスタ・メモリ。 ３、上記トランジスタはソース、ドレイン間の基板表面
   上で、絶縁物を介して重ね合わされたフローティング・
   ゲート電極（２３）および制御電極（２４）を有し、上
   記フローティング・ゲート電極は上記制御電極よりも基
   板表面に近く位置して形成されると共に比較的高インピ
   ーダンスの絶縁物によって他の回路から絶縁され、上記
   制御電極は比較的低インピーダンスの導電体によってア
   ドレス選択回路（５、６）に接続されてなることを特徴
   とする特許請求の範囲第２項記載の絶縁ゲート電界効果
   トランジスタ・メモリ。