JPS6141142B2 - - Google Patents
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- JPS6141142B2 JPS6141142B2 JP57042081A JP4208182A JPS6141142B2 JP S6141142 B2 JPS6141142 B2 JP S6141142B2 JP 57042081 A JP57042081 A JP 57042081A JP 4208182 A JP4208182 A JP 4208182A JP S6141142 B2 JPS6141142 B2 JP S6141142B2
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- island
- layer
- shaped semiconductor
- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置に係り、特に２個のエサ
キ（トンネル）ダイオードを直列に接続して構成
された半導体記憶装置（メモリ）に関する。
キ（トンネル）ダイオードを直列に接続して構成
された半導体記憶装置（メモリ）に関する。
第１図は端子１と接地間に特性のそろつた２個
のエサキダイオードD1，D2を直列に接続し、そ
の接続点ｃに電極２を設け、端子１にＶDDの電圧
を印加した１ビツトのスタテイツクメモリ素子を
示すものである。
のエサキダイオードD1，D2を直列に接続し、そ
の接続点ｃに電極２を設け、端子１にＶDDの電圧
を印加した１ビツトのスタテイツクメモリ素子を
示すものである。
このメモリ素子において、端子１に印加する電
圧ＶDDの値を、エサキダイオードD1，D2の谷電
圧近傍にすると、エサキダイオードD1，D2それ
ぞれに流れる電流Ｉと接続点ｃの電位ＶCとの関
係は第２図に示すようになる。このため接続点ｃ
の電極２が外部回路に接続されていない場合は、
A1，A2，A3の安定点が存在する。
圧ＶDDの値を、エサキダイオードD1，D2の谷電
圧近傍にすると、エサキダイオードD1，D2それ
ぞれに流れる電流Ｉと接続点ｃの電位ＶCとの関
係は第２図に示すようになる。このため接続点ｃ
の電極２が外部回路に接続されていない場合は、
A1，A2，A3の安定点が存在する。
従つて、外部回路により接続点ｃ（電極２）の
電位ＶCを、安定点A1，A2又はA3のそれぞれの電
位ＶA1，ＶA2又はＶA3の近傍に固定した後、電極
２を開放すると、メモリ素子はA1，A2又はA3の
いずれかの安定状態を保持し、書き込みが行われ
たことになる。又、接続点ｃの電位ＶCを外部回
路により検出すると、読み出しが行われる。特
に、A1，A2の安定点を用いることにより、小電
流の１ビツトスタテイツクメモリが得られる。
電位ＶCを、安定点A1，A2又はA3のそれぞれの電
位ＶA1，ＶA2又はＶA3の近傍に固定した後、電極
２を開放すると、メモリ素子はA1，A2又はA3の
いずれかの安定状態を保持し、書き込みが行われ
たことになる。又、接続点ｃの電位ＶCを外部回
路により検出すると、読み出しが行われる。特
に、A1，A2の安定点を用いることにより、小電
流の１ビツトスタテイツクメモリが得られる。
上記技術が出願人により考えられている。とこ
ろで、上記メモリ素子は、単体のエサキダイオー
ドD1，D2を２個接続することにより製造されて
おり集積回路として形成されたことはない。これ
を集積回路化したものとして第３図に示すような
構造が考えられる。第３図のメモリ素子は、一導
電型例えばＰ型の半導体（シリコン）基板１１上
に絶縁層（フイールド酸化膜SiO2）１２を間にし
て２個のエサキダイオードD1，D2を形成したも
のである。エサキダイオードD1は、薄い島状の
半導体層に高濃度のＰ型領域１３及び高濃度のＮ
型領域１４を隣接して形成したものであり、同じ
くエサキダイオードD2も薄い島状半導体層に高
濃度のＰ型領域１５及びＮ型領域１６を隣接して
形成したものである。そしてエサキダイオード
D1のＮ型領域１４とエサキダイオードD2のＰ型
領域１５とは絶縁層１２上において導電層例えば
Al（アルミニウム）配線層１７により接続され
ている。
ろで、上記メモリ素子は、単体のエサキダイオー
ドD1，D2を２個接続することにより製造されて
おり集積回路として形成されたことはない。これ
を集積回路化したものとして第３図に示すような
構造が考えられる。第３図のメモリ素子は、一導
電型例えばＰ型の半導体（シリコン）基板１１上
に絶縁層（フイールド酸化膜SiO2）１２を間にし
て２個のエサキダイオードD1，D2を形成したも
のである。エサキダイオードD1は、薄い島状の
半導体層に高濃度のＰ型領域１３及び高濃度のＮ
型領域１４を隣接して形成したものであり、同じ
くエサキダイオードD2も薄い島状半導体層に高
濃度のＰ型領域１５及びＮ型領域１６を隣接して
形成したものである。そしてエサキダイオード
D1のＮ型領域１４とエサキダイオードD2のＰ型
領域１５とは絶縁層１２上において導電層例えば
Al（アルミニウム）配線層１７により接続され
ている。
しかしながら、第３図のような構造のメモリ素
子においては、Ｐ型の半導体基板１１とエサキダ
イオードD1，D2のＮ型領域１４，１６との間に
PN接合が形成されている。このため、エサキダ
イオードD1，D2にはPN接合ダイオード（寄生ダ
イオード）１８，１９が並列に接続された状態と
なり、その結果、第２図における谷点電流が増加
し、消費電力が増大する。又、上記PN接合ダイ
オード１８，１９には、半導体基板１１とＮ型領
域１４，１６との間で形成される接合容量Ｃが並
列に接続された状態となり、この接合容量Ｃと配
線抵抗Ｒとにより決定される時定数τ＝CRの時
間だけメモリの動作速度が遅くなる。
子においては、Ｐ型の半導体基板１１とエサキダ
イオードD1，D2のＮ型領域１４，１６との間に
PN接合が形成されている。このため、エサキダ
イオードD1，D2にはPN接合ダイオード（寄生ダ
イオード）１８，１９が並列に接続された状態と
なり、その結果、第２図における谷点電流が増加
し、消費電力が増大する。又、上記PN接合ダイ
オード１８，１９には、半導体基板１１とＮ型領
域１４，１６との間で形成される接合容量Ｃが並
列に接続された状態となり、この接合容量Ｃと配
線抵抗Ｒとにより決定される時定数τ＝CRの時
間だけメモリの動作速度が遅くなる。
この発明は上記実情に鑑みてなされたもので、
その目的は、寄生ダイオード及び接合容量の発生
を防止することにより、低消費電力で動作速度の
高速化を図り得る集積化された半導体装置を提供
することにある。
その目的は、寄生ダイオード及び接合容量の発生
を防止することにより、低消費電力で動作速度の
高速化を図り得る集積化された半導体装置を提供
することにある。
この発明は、同方向に直列接続された２個のエ
サキダイオードを絶縁基板上に形成するものであ
る。
サキダイオードを絶縁基板上に形成するものであ
る。
以下、図面を参照してこの発明の第一の実施例
を説明する。第４図において、２１は絶縁基板例
えばサフアイア基板であり、このサフアイア基板
２１上には開口部２２，２３を有する厚いフイー
ルド酸化膜（SiO2）２４が形成されている。上記
開口部２２，２３内にはそれぞれ島状の薄い半導
体層例えばシリコン層２５，２６が形成されてい
る。このシリコン層２５には高濃度例えば不純濃
度が１×1019／cm3以上のＰ型領域２７及び高濃度
例えば不純物濃度が１×1019／cm3のＮ型領域２８
が隣接して形成され、同じくシリコン層２６には
高濃度のＰ型領域２９及び高濃度のＮ型領域３０
が隣接して形成されている。そして、一方のシリ
コン層２５のＮ型領域２８と他方のシリコン層２
６のＰ型領域２９との間は、シリコン層２５，２
６間のフイールド酸化膜２４上に設けられた導電
層例えばAl配線層３１により電気的に接続され
ている。なお、上記PN接合の形成されたシリコ
ン層２５は、第１図のエサキダイオードD1の相
当し、Ｐ型領域２７がＶDD電源に接続され、同じ
くシリコン層２６はエサキダイオードD2に相当
し、Ｎ型領域３０が接地されている。
を説明する。第４図において、２１は絶縁基板例
えばサフアイア基板であり、このサフアイア基板
２１上には開口部２２，２３を有する厚いフイー
ルド酸化膜（SiO2）２４が形成されている。上記
開口部２２，２３内にはそれぞれ島状の薄い半導
体層例えばシリコン層２５，２６が形成されてい
る。このシリコン層２５には高濃度例えば不純濃
度が１×1019／cm3以上のＰ型領域２７及び高濃度
例えば不純物濃度が１×1019／cm3のＮ型領域２８
が隣接して形成され、同じくシリコン層２６には
高濃度のＰ型領域２９及び高濃度のＮ型領域３０
が隣接して形成されている。そして、一方のシリ
コン層２５のＮ型領域２８と他方のシリコン層２
６のＰ型領域２９との間は、シリコン層２５，２
６間のフイールド酸化膜２４上に設けられた導電
層例えばAl配線層３１により電気的に接続され
ている。なお、上記PN接合の形成されたシリコ
ン層２５は、第１図のエサキダイオードD1の相
当し、Ｐ型領域２７がＶDD電源に接続され、同じ
くシリコン層２６はエサキダイオードD2に相当
し、Ｎ型領域３０が接地されている。
このような構造のメモリ素子にあつては、２個
のエサキダイオードD1，D2がそれぞれ絶縁性の
サフアイア基板２１上に形成されているため、第
３図に示したような不要な寄生ダイオード及びこ
れに並列接続される接合容量も発生することがな
い。従つて第３図の構造に比べエサキダイオード
の谷点電流が少なく、消費電力が低減されると共
に動作速度も速くなる。
のエサキダイオードD1，D2がそれぞれ絶縁性の
サフアイア基板２１上に形成されているため、第
３図に示したような不要な寄生ダイオード及びこ
れに並列接続される接合容量も発生することがな
い。従つて第３図の構造に比べエサキダイオード
の谷点電流が少なく、消費電力が低減されると共
に動作速度も速くなる。
次に、上記メモリ素子の製造方法の一例につい
て説明する。先ず、サフアイア基板２１上に例え
ばCVD（Chemical Vapour Daposition）法によ
り薄いシリコン層を形成し、さらにこのシリコン
層上にCVD法により窒化膜（Si3N4膜）を形成す
る。そして、この窒化膜のエサキダイオード
D1，D2の形成予定領域以外の部分をエツチング
除去し、残存した窒化膜をマスクにして熱酸化を
行うと、厚いフイールド酸化膜２４と共に薄い島
状のシリコン層２５，２６が形成される。次に、
窒化膜を除去した後、シリコン層２５，２６のそ
れぞれの一部領域にＰ型不純物例えばボロンをド
ープし高濃度のＰ型領域２７，２９を形成し、さ
らにこれらＰ型領域２７，２９に隣接する領域に
それぞれＮ型不純物例えばリンをドープしＮ型領
域２８，３０を形成する。最後に、シリコン層２
５のＮ型領域２８とシリコン層２６のＰ型領域２
９との間のフイールド酸化膜２４上にAl配線層
３１を蒸着形成し、両者を接続する。
て説明する。先ず、サフアイア基板２１上に例え
ばCVD（Chemical Vapour Daposition）法によ
り薄いシリコン層を形成し、さらにこのシリコン
層上にCVD法により窒化膜（Si3N4膜）を形成す
る。そして、この窒化膜のエサキダイオード
D1，D2の形成予定領域以外の部分をエツチング
除去し、残存した窒化膜をマスクにして熱酸化を
行うと、厚いフイールド酸化膜２４と共に薄い島
状のシリコン層２５，２６が形成される。次に、
窒化膜を除去した後、シリコン層２５，２６のそ
れぞれの一部領域にＰ型不純物例えばボロンをド
ープし高濃度のＰ型領域２７，２９を形成し、さ
らにこれらＰ型領域２７，２９に隣接する領域に
それぞれＮ型不純物例えばリンをドープしＮ型領
域２８，３０を形成する。最後に、シリコン層２
５のＮ型領域２８とシリコン層２６のＰ型領域２
９との間のフイールド酸化膜２４上にAl配線層
３１を蒸着形成し、両者を接続する。
第５図は第二の実施例を示すものである。第一
の実施例においては、２個のシリコン層２５，２
６を絶縁層を介して設け、絶縁層上のAl配線層
３１により両者を接続させるようにしたが、第２
の実施例において両者を隣接して設け、シリコン
層２５のＮ型領域２８とシリコン層２６のＰ型領
域２９とを直接接続させるものである。
の実施例においては、２個のシリコン層２５，２
６を絶縁層を介して設け、絶縁層上のAl配線層
３１により両者を接続させるようにしたが、第２
の実施例において両者を隣接して設け、シリコン
層２５のＮ型領域２８とシリコン層２６のＰ型領
域２９とを直接接続させるものである。
このような構造にすると、動作は第一の実施例
と同様であるが、第一の実施例よりも集積度が向
上したものとなる。
と同様であるが、第一の実施例よりも集積度が向
上したものとなる。
なお、第一及び第二の実施例においては絶縁基
板としてサフアイアを用いて説明したが、これに
限定するものではなく、その他酸化珪素
（SiO2）等の絶縁物を用いてもよい。又、絶縁基
板上の薄い半導体層としては、シリコン以外にゲ
ルマニウムGe、ガリウムヒ素GaAs、ガリウム燐
GaP、ガリウムヒ素燐GaAsP、ガリウムアルミニ
ウムヒ素GaAlAs等を用いてもよい。特に、ガリ
ウム化合物を用いると、エサキダイオードの谷点
電位を1V近辺（シリコンでは0.4V）にすること
ができ、雑音により強いメモリ素子を作ることが
できる。
板としてサフアイアを用いて説明したが、これに
限定するものではなく、その他酸化珪素
（SiO2）等の絶縁物を用いてもよい。又、絶縁基
板上の薄い半導体層としては、シリコン以外にゲ
ルマニウムGe、ガリウムヒ素GaAs、ガリウム燐
GaP、ガリウムヒ素燐GaAsP、ガリウムアルミニ
ウムヒ素GaAlAs等を用いてもよい。特に、ガリ
ウム化合物を用いると、エサキダイオードの谷点
電位を1V近辺（シリコンでは0.4V）にすること
ができ、雑音により強いメモリ素子を作ることが
できる。
以上のようにこの発明によれば不要な寄生ダイ
オード及び接合容量の発生を防止することができ
るので、エサキダイオードの谷点電流が少なく消
費電力の低減化を図ることができると共に動作速
度が向上し、集積化に好適な半導体装置を提供で
きる。
オード及び接合容量の発生を防止することができ
るので、エサキダイオードの谷点電流が少なく消
費電力の低減化を図ることができると共に動作速
度が向上し、集積化に好適な半導体装置を提供で
きる。
第１図はエサキダイオードを用いた１ビツトメ
モリ素子の回路構成図、第２図は第１図の回路の
動作を説明するための特性図、第３図は第１図の
回路における従来の構造を示す断面斜視図、第４
図はこの発明の一実施例に係るメモリ素子の構造
を示す断面斜視図、第５図はこの発明の他の実施
例に係る断面斜視図である。 ２１……サフアイア基板、２４……フイールド
酸化膜、２５，２６……シリコン層、２７，２９
……Ｐ型領域、２８，３０……Ｎ型領域、３１…
…アルミニウム配線層。
モリ素子の回路構成図、第２図は第１図の回路の
動作を説明するための特性図、第３図は第１図の
回路における従来の構造を示す断面斜視図、第４
図はこの発明の一実施例に係るメモリ素子の構造
を示す断面斜視図、第５図はこの発明の他の実施
例に係る断面斜視図である。 ２１……サフアイア基板、２４……フイールド
酸化膜、２５，２６……シリコン層、２７，２９
……Ｐ型領域、２８，３０……Ｎ型領域、３１…
…アルミニウム配線層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板と、それぞれ互いに隣接する高濃度
のＰ型領域及び高濃度のＮ型領域を有し、前記絶
縁基板上に形成された２個の島状半導体層とを具
備し、前記島状半導体層のうち一方の島状半導体
層のＰ型領域と他方の島状半導体層のＮ型領域と
を電気的に接続させたことを特徴とする半導体装
置。 ２ 前記一方の島状半導体層のＰ型領域と他方の
島状半導体層のＮ型領域とが隣接して形成された
特許請求の範囲第１項記載の半導体装置。 ３ 前記一方の島状半導体層のＰ型領域と他方の
島状半導体層のＮ型領域とが絶縁層を介して形成
され、この絶縁層上に設けられた導電層により両
者が接続された特許請求の範囲第１項記載の半導
体装置。 ４ 前記絶縁基板はサフアイアである特許請求の
範囲第１項乃至第３項いずれか記載の半導体装
置。 ５ 前記島状半導体層は、シリコン，ゲルマニウ
ム，ガリウムヒ素，ガリウム燐，ガリウム素燐，
ガリウムアルミニウムヒ素の少なくとも一種類を
用いて形成された特許請求の範囲第１項乃至第４
項いずれか記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042081A JPS58159372A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042081A JPS58159372A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159372A JPS58159372A (ja) | 1983-09-21 |
| JPS6141142B2 true JPS6141142B2 (ja) | 1986-09-12 |
Family
ID=12626094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042081A Granted JPS58159372A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616345U (ja) * | 1992-07-28 | 1994-03-01 | 桂川電機株式会社 | 画像形成装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL137707A0 (en) * | 1999-04-27 | 2001-10-31 | Hawa Ag | Suspension device |
| AT521140B1 (de) | 2018-11-13 | 2019-11-15 | Blum Gmbh Julius | Führungsschlitten zur verfahrbaren Lagerung eines Möbelteiles |
-
1982
- 1982-03-17 JP JP57042081A patent/JPS58159372A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616345U (ja) * | 1992-07-28 | 1994-03-01 | 桂川電機株式会社 | 画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159372A (ja) | 1983-09-21 |
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