JPS6043668B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置、特にゲートターンオフ（以下、
ＧＴＯと略記）サイリスタの接合構造に関するものであ
る。

ｐｎｐｎ棚構造に制御電極のついたサイリスタはトラ
ンジスタに比べて大電力を制御できる利点を有している
が、自己消弧能力がないということが大きな欠点となつ
ていた。

そこで、制御電極より蓄積キャリアを引き抜く効果の大
きな自己消弧能力を持たせた所謂、ＧＴＯサイリスタが
考えられたが、これを実現するためには半導体素子内に
金などの重金属をライフタイムキラーとして拡散し、消
弧能力を高める必要がある。しかし、ライフタイムキラ
ーの拡散により素子のオン電圧が高くなり、また洩れ電
流も増加するなどの不都合が生じる。そこで、第１図、
第２図に示すような接合構造をもつエミッタ短絡形ＧＴ
Ｏサイリスタが考案された。

この種ＧＴＯサイリスタは半導体基体１がｐ型（ｎ型）
のアノード側エミッタ層２、ｎ型（ｐ型）の第１ベース
層牡ｐ型（ｎ型）の第２ベース層５およびｎ型（ｐ型）
のカソード側エミッタ層６を有し、アノード側エミッタ
層２は、下側主表面に露出するｎ＋型（ｐ＋型）のアノ
ード側エミッタ短絡層３によつて下側主表面に設けられ
たアノード電極７にショートエミッタされており、第２
ベース５、カソード側エミッタ層６には各々制御電極８
、カソード電極９が設けられている構成である。

更に詳細に説明すれば、カソード側エミッタ層６は半導
体基体１の上側主表面にＰｎ接合端が露出しており、所
謂、プレーナ接合構造を有し、アノード側エミッタ層２
はこのカソード側エミッタ層６のＰｎ接合露出端のアノ
ード側へ投影部に存在し、カソード側エミッタ層６の中
央のアノード側への投影部はエミッタ短絡層３が存在し
ている。

尚、設計仕様によつては、アノード側エミッタ層２はカ
ソード側エミッタ層６の直下全体に存在していてもさし
つかえない。第２図に示すように、半導体基体１内にＧ
ＴＯ単位が複数個設けられているのである。その基本原
理はアノード側エミッタ層２を有するトランジスタ部分
の電流増幅率が実質的に低下すること、および第１ベー
ス層４に蓄積されるキャリアをアノード電極７へ引き抜
く効果があることである。

この結果、第１ベース層４のキャリアのライフタイムが
長い場合でもエミッタ短絡抵抗を最適設計することによ
り、ゲートターンオフ時に第１ベース層４のキャリアを
速やかに消滅できるので良好なターンオフ性能を有する
ＧＴＯサイリスタが製造されることが明らかにされた。
そして第２図のような微細なユニットを集積することに
よつて、より速く第１ベース層４内の蓄積キャリアを引
き抜くことを図つていた。一方、素子の高耐圧化、大電
流化を考えると、第２図のような角形半導体基体より、
周辺部の電界集中を低減てき、素子の有効面積がより大
きくできる丸形半導体基体を用いる方が良い。

また、素子冷却の点からは、両面冷却が可能な両面圧接
方式が望まれる。

この点から、第３図のような主電極面と制御電極部分に
段差をつけて、圧接による主電極と制御電極の短絡を防
止した構造の採用が考えられる。尚、第３図は第１図と
同様ＧＴＯ単位を示している。しかし、制御電極８の外
部へ接続点は製作上、高々数点であり、制御電極８の幅
も数百μｍ程度であるため、その電気抵抗により接続点
から遠い部分ほどターンオフタイムが長くなるという不
都合が生じる。

このため、出来る限り均一性の良い幾何学的配置となる
ように工夫されている。しかし、これにも限度があり、
大容量化するに大きな障害となつていた。本発明の目的
は前述の問題点を解決した半導体装置を提供するにある
。

本発明半導体装置の特徴とするところは、円形半導体基
体の一方の主表面に短冊状のカソード側エミッタ層が放
射状に設けられ、この一方の主表面に露出した第二ベー
ス層上に設けられた制御電極の中央、即ち、半導体基体
の中央に外部リード線との接続点が設けられ、半導体基
体の他方の主゛表面には、カソード側エミッタ層の投影
部にアノード側エミッタ層が設けられ、その他の部分は
エミッタ短絡層によつて、ショートエミッタ構造がとら
れていることにある。

以下、詳細に本発明の詳細な説明する。

前述のようなエミッタ短絡形ＧＴＯサイリスタでは、エ
ミッタ短絡効果を大きくすることによリターンオフタイ
ムを低減することができるが、あまり大きくするとアノ
ード側エミッタ接合Ｊ１からの注入量が少なくなつてオ
ン電圧が高くなり、まｌた主電流の大部分が短絡電流と
なつて素子はオン状態を自己保持できなくなる。

このため、エミッタ短絡効果を決めるエミッタ短絡抵抗
には、その最適値が存在する。このエミッタ短絡抵抗Ｒ
，Ｏは（１）式のように表わされる。ここでｋはエミッ
タパターンによる形状因子、Ｐ。

は第１ベース層４の低抗率、Ｗは第１ベース層４の厚さ
を示す。第４図は、第１ベース層４のキャリアのライフ
タイムをパラメータとしたエミッタ短絡低抗Ｒ，。

とターンオフタイムＴｑの関係を示す。図中のＲｓ。ｍ
ｌ。は素子がオン状態を自己保持できるための最小値で
あり、Ｒ，。、ｏはゲートターンオフが可能な最大値で
ある。このように、エミッタ短絡低抗Ｒ，。

には素子としての動作可能な幅が存在する。従つて、動
作可能な幅内にあるように、アノード側エミッタ層２、
エミッタ短絡層３の形状、抵抗率、厚さ等が決められる
。

先に、カソード側エミッタ層６のアノード側投影部にお
けるエミッタ短絡層３の形状は設計仕様によつて決定さ
れると述べたのは、このことに基づくものである。

第５図は、本発明の原理的なりソート側パターンを示し
ている。

半導体基体１は丸形であり、カソード側エミッタ層（図
示せず）は短冊状かつ放射状に設けられ、その上にカソ
ード電極９が設けられている。

同様に、カソード側主表面に露出する第二ベース層（図
示せず）上には、制御電極８が設けられ、その中央、即
ち、半導体基体１の中央部が外部リード線（図示せず）
との接続点ｐとなつている。従つて、本発明ＧＴＯサイ
リスタは、所謂、センターゲート構造を採つたものであ
る。図中、一点鎖線は、カソード側エミッタ層が放射状
に設けられることを部分的に略示するものである。

素子中心部に制御電極の外部リード線を取り付けた場合
、各ＧＴＯ単位に連なる制御電極８の幅．が高々数百μ
ｍであるため、その長手方向（半導体基体１についてみ
ると半径方向）の電気抵抗を無視できない。

通常、外部へのゲートリード取り出しは第６図に示すよ
うに制御電極８の一部に外部リード線１０を溶接するこ
とにより引き出される。このため外部リード線１０から
の距離ｒによつて第二ベース層５の蓄積キャリアの引き
抜かれ易さも異なり、外部リード線１０から遠いほどタ
ーンオフタイムは長くなる傾向を示す。第７図は第５図
に示すＧＴＯサイリスタのＧＴＯ単位において外部リー
ド線１０からの距離ｒとその場所でのターンオフタイム
の関係を示す図である。アノード側エミッタ層２は、短
冊状かつ放射状のカソード側エミッタ層６の投影部に、
カソード側エミッタ層６に類似した形状に形成されるた
め、アノード側エミッタ層２もまた、放射状に設けられ
ている。

このため、半導体基体１の中心から、周辺に進”行する
につれてエミッタ短絡層３の単位長当りの面積は増加す
る。

エミッタ短絡層３の単位長当りの面積の増加は、ショー
トエミッタ効果の増加となる。既に述べたように、ショ
ートエミッタ効果が増大すると、それたけ、蓄積キャリ
アの引き抜き効果が増加し、ターンオフタイムは短くな
る。

第８図は、ショートエミッタ効果に基づく、半導体基体
１の中心部から周辺に向つての距離Ｒとターンオフタイ
ムＴｑの関係を示す図である。つまり、本発明では、セ
ンターゲート構造を採り、カソード側エミッタ層６が短
冊状かつ放射状に設けられていることによつて生ずるタ
ーンオフタイムの増加を、アノード側エミッタ層２にお
けるターンオフタイムの低下で補償し、半導体基体１の
中央あるいは周辺の部署を問わず、各所で同等のターン
オフタイムを得て、ゲートターンオフ作用が半導体基体
１の全面で均一に行われるようにしている。このため、
ターンオフ時に、電流が集中して流れることはなく、素
子が熱破壊されることはない。

半導体基体１におけるターンオフタイムは制御電極８の
幅、長さ、エミッタ短絡低抗ＲｓＯを適当に選定するこ
とによつて決定される。

第９図は本発明の一実施例の部分的断面斜視図である。

第９図において、第１図、第２図と同一部分、相当部分
には同一符号を付している。第９図はＧＴＯ単位の一部
を示しており、図示されていない扇の要の位置における
制御電極８上に外部リード線が接続される。

カソード側では、エッチング処理によつて、第二ベース
層５とエミッタ層６の各々の主表面には段差が設けられ
ている。第二ベース層５とエミッタ層６の形成するＰｎ
接合は段差部（メサ部）に露出している。その露出端の
アノード側への投影部にアノード側エミッタ層２が存在
する。短冊状かつ放射状のカソード側エミッタ層６に合
わせてアノード側エミッタ層２が設けられるので、エミ
ッタ短絡層３は中心から周辺に向うに従つて半径方向に
おける単位長当りの面積は増加する。次に具体例を述べ
る。

半導体基体１の直径は３０Ｔｓｎであり、出発材料とし
てのシリコンウエフアの抵抗率は５０Ω−ｄで、シリコ
ンウエフアの厚さは０．３Ｔｎである。

アノード側エミッタ層２、エミッタ短絡層３、第二ベー
ス層５およびカソード側エミッタ層６の表面不純物濃度
はそれぞれ、５×１０１８，１×１σ０，５×１０１８
，１×１σ０ａｔ０ｍｓ／Ｃｌｌである。カソード側エ
ミッタ層６は、半導体基体１の半径１／２の場所から周
辺に向つて放射状に設けられ、各カソード側エミッタ層
６の幅は２００μｍ１そして長さは７Ｔ！ｎである。一
方、アノード側エミッタ層２の幅は２００μｍ１長さは
７．５ｍである。エミッタ短絡層３の幅は扇状の部分で
は中心部に近い部分で約０．６ｗｎ１周辺部で約１．７
Ｔ１ｒｍ１また、カソード側エミッタ層６直下の部分で
は、幅が０．０３７！７７！である。これらの長さは、
いずれも、カソード側エミッタ層６の投影部でのものマ
ある。以上のＧＴＯユニットは半導体基体１中に７２個
構成されている。以上の構成のＧＴＯサイリスタのター
ンオフタイムは定格電流３００Ａで３μｓであつた。

第１０図は本発明の他の実施例を示している。アノード
側における３ＧＴ０単位のパターンを示したものである
。第９図に示す実施例ではアノード側エミッタ層２が各
々分離独立していたが、この実施例では、各ＧＴＯ単位
のアノード側エミッタ層２は橋絡部２ａにより連続して
いる。

このため、導通用ゲート信号が印加されたとき、一部の
ＧＴＯ単位で導通すると橋絡部２ａを通じて、導通状態
が他のＧＴＯ単位に拡がつて行くので、半導体基体１は
早くターンオンする。

尚、第１０図において、点線１１は第二ベース層５とカ
ソード側ベース層６の形成するＰｎ接合のカソード側主
表面への露出端位置を示しており、また点線１２は制御
電極への外部リード線の接続点を示している。第１１図
ａ−ｃは、カソード側主表面の変形例を示している。

第１１図ａは第二ベース層５とカソード側エミッタ層６
の形成するＰｎ接合端がカソード側平坦な主表面に露出
している例、ｂはＰｎ接合端が主表面に露出するが、主
表面に段差部がある例、ｃは同じく主表面に段差部があ
り、この段差部にＰｎ接合端が露出している例である。

第１１図Ｂ，ｃの例の場合、カソード側エミッタ層６に
対するカソード側電極ポストの圧接が可能であり、しか
も、第二ベース層５とエミッタ層６の間の絶縁を行い易
い利点がある。第１２図は両エミッタ層２，６の間のパ
ターン関係を示す変形例である。

この実施例ではカソード側エミッタ層６の投影部全面に
アノード側エミッタ層２が存在する。

第９図に示す例ではカソード側エミッタ層６の中央部の
投影部にはエミッタ短絡層３が存在している。このよう
に、アノード側のパターンは前述したようにターンオフ
タイムＴｑの仕様から、エミッタ短絡低抗Ｒ，。

に基づいて決められるものである。以上説明したように
、本発明によれば、半導体基体の全面で、蓄積キャリア
の引き抜きが均一に行われ、均一なターンオフが行われ
、一部に電流が集中するようなことはなく、良好なター
ンオフ動作が得られる。

【図面の簡単な説明】 第１図はエミッタ短絡形ＧＴＯサイリスタのＧＴＯ単位
を示す縦断面図、第２図は第１図に示すＧ′１０単位の
アノード側パターンを示す平面図、第３図はカソード側
主表面に段差を付けたエミッタ短絡形ＧＴＯサイリスタ
のＧＴＯ単位を示す縦断面図、第４図はエミッタ短絡形
Ｇ′ＩＯサイリスタにおけるエミッタ短絡低抗Ｒ，Ｏと
ターンオフタイムＴｑの関係を示す図、第５図は本発明
半導体装置の原理を説明するカソード側パターンを示）
す上面図、第６図は本発明半導体装置を説明するための
ゲートリード取出構造を示す図、第７図はカソード側パ
ターンに伴うターンオフタイムＴｑの状況を示す図、第
８図はアノード側パターンに伴うターンオフタイムＴｑ
の状況を示す図、第９図は本発明半導体装置の一実施例
を示す部分的断面斜視図、第１０図は本発明半導体装置
の変形例を示すアノード側パターンを示すぎｎ℃単位の
平面図、第１１図は本発明半導体装置の他の実施例を示
すカソード側の部分的縦断面図、第１２図は本発明半導
体装置の他の変形例を示すＧＴＯ単位の縦断面図である
。 １・・・半導体基体、２・・・アノード側エミッタ層、
３・・・エミッタ短絡層、４・・・第１ベース層、５・
・・第２ベース層、６・・・カソード側エミッタ層、７
・・・アノード電極、８・・・制御電極、９・・・カソ
ード電極。

Claims (1)

1. 【特許請求の範囲】 １ 隣接相互間でのｐｎ接合を形成するように導電型が
   互いに異なるアノード側エミッタ層、第一ベース層、第
   二ベース層およびカソード側エミッタ層を有する半導体
   基体を備え、アノード側エミッタ層と第一ベース層は上
   記半導体基体の一主表面に設けられたアノード電極に接
   し、第二ベース層に制御電極、カソード側エミッタ層に
   カソード電極が設けられた半導体装置において、上記カ
   ソード側エミッタ層は上記半導体基体の中心から周辺に
   向うように放射状に複数個に分割され、かつ短冊状であ
   り、上記制御電極は上記各短冊状のカソード側エミッタ
   層を取囲むように第二ベース層に設けられており、上記
   各短冊状のカソード側エミッタ層のアノード側への投影
   部にアノード側エミッタ層が各短冊状カソード側エミッ
   タ層と同様に放射状に分割して設けられ、上記各分割さ
   れたアノード側エミッタ層を取囲む第一ベース層の上記
   アノード電極に接する部分は上記半導体基体の中心から
   周辺に向うにつれて単位長当りの面積が大きくされてお
   り、上記半導体基体の中心において上記制御電極上に外
   部リード線が設けられていることを特徴とする半導体装
   置。 ２ 上記特許請求の範囲第１項において、上記第一ベー
   ス層の上記アノード電極に接する部分は第一ベース層と
   同一導電型で第一ベース層より高濃度のエミッタ短絡層
   であることを特徴とする半導体装置。 ３ 上記特許請求の範囲第１項において、分割された各
   アノード側エミッタ層は半導体基体の中心部側で該エミ
   ッタ層と同一導電型の橋絡層により接続されていること
   を特徴とする半導体装置。 ４ 上記特許請求の範囲第１項において、半導体基体は
   円形であることを特徴とする半導体装置。