JPS6141227A - 検出されたパラメーターを積分する回路及び積分する方法 - Google Patents
検出されたパラメーターを積分する回路及び積分する方法Info
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- JPS6141227A JPS6141227A JP16308085A JP16308085A JPS6141227A JP S6141227 A JPS6141227 A JP S6141227A JP 16308085 A JP16308085 A JP 16308085A JP 16308085 A JP16308085 A JP 16308085A JP S6141227 A JPS6141227 A JP S6141227A
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- 239000003990 capacitor Substances 0.000 claims description 8
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- 230000005611 electricity Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 7
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- 238000010586 diagram Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
色艶立１ｊ
本発明は、一般に、検出器・積分器回路及び検出された
パラメーターをデュアル・スロープ型積分器を用いてデ
ジタル値に変換する方法に関する。
パラメーターをデュアル・スロープ型積分器を用いてデ
ジタル値に変換する方法に関する。
特に、本発明は、検出された光をデジタル値に変換する
方式に関するものである。
方式に関するものである。
この種の先行技術方式は既知であり、特に、この種の方
式のあるものは、米国特許第４，３１３．Ｏｆｆ？号に
記載されているが、その内容は、参考文献として本明細
書中に含まれる。
式のあるものは、米国特許第４，３１３．Ｏｆｆ？号に
記載されているが、その内容は、参考文献として本明細
書中に含まれる。
そこに記載されている方式は、フォトダイオードにより
検出される光の強さに対応する時間間隔を得、その後で
デジタル値が該時間間隔から得られるように実施するこ
とができるが、そこに開示されている回路は、この過程
を実行する為に２以上の制御線を必要とする。
検出される光の強さに対応する時間間隔を得、その後で
デジタル値が該時間間隔から得られるように実施するこ
とができるが、そこに開示されている回路は、この過程
を実行する為に２以上の制御線を必要とする。
」艶立［
本発明の主要な目的は、検出器・積分器装置及び変換方
法が単一の制御線で実施可能である、先行技術方式に対
する改良を提供するものである。
法が単一の制御線で実施可能である、先行技術方式に対
する改良を提供するものである。
本発明の他の目的及び利点は、以下の詳細な発明の記述
が、その好適な実施態様を図示する添付の図面との関連
で読まれる時に、−そう明らかになるであろう。
が、その好適な実施態様を図示する添付の図面との関連
で読まれる時に、−そう明らかになるであろう。
魚」ＬΩ」Ｌ塵
第１Ａ図（ＦＩＧ、ＩＡ）を参照すると、そこに示され
ている種類の古典的な積分器においては、積分器伝達関
数は、 である。
ている種類の古典的な積分器においては、積分器伝達関
数は、 である。
積分器をリセットするために、スイッチＳＷ３が閉じら
れ、コンデンサーが短絡されて０ポルトになる。従って
Ｅｏが０ポルトになる。Ｅ、が積分されるサンプル電圧
であると仮定すれば、スイッチＳＷ＋が閉じられた唯一
のスイッチであるとき、コンデンサーは負に充電される
。基準電圧Ｅ２が積分されるべきときには、次に、スイ
ッチＳＷ２のみが閉じられ、コンデンサー電圧は、正の
方向に増大する。
れ、コンデンサーが短絡されて０ポルトになる。従って
Ｅｏが０ポルトになる。Ｅ、が積分されるサンプル電圧
であると仮定すれば、スイッチＳＷ＋が閉じられた唯一
のスイッチであるとき、コンデンサーは負に充電される
。基準電圧Ｅ２が積分されるべきときには、次に、スイ
ッチＳＷ２のみが閉じられ、コンデンサー電圧は、正の
方向に増大する。
第１Ｂ図（ＦＩＧ、ＩＢ）は、この種の古典的積分器が
従来の種類のデュアル・スロープ型Ａ／Ｄ変換に使用さ
れる時の結果を示している。時点ＴＯにおいて、積分器
は、ＳＷ３を閉じることによりリセットされ、ＥｏがＯ
ポルトという既知の状態にリセットされる。始動電圧は
、ＴｏからＴ工における影をつけた部分の中であればど
こであってもよい。
従来の種類のデュアル・スロープ型Ａ／Ｄ変換に使用さ
れる時の結果を示している。時点ＴＯにおいて、積分器
は、ＳＷ３を閉じることによりリセットされ、ＥｏがＯ
ポルトという既知の状態にリセットされる。始動電圧は
、ＴｏからＴ工における影をつけた部分の中であればど
こであってもよい。
スイッチは、コンデンサー（ｃ）を短絡するので、リセ
ットは速やかに、起きる。
ットは速やかに、起きる。
Ｔ、において、サンプル電圧は、スイッチＳＷＩのみを
閉じることにより積分され、Ｅｏ力（上述の積分器伝達
関数により決定される。サンプル電圧Ｅ工は、測定され
るべき未知の電圧であり、Ｔ□−Ｔ２の時間間隔は、あ
らかじめ一定に設定されている。
閉じることにより積分され、Ｅｏ力（上述の積分器伝達
関数により決定される。サンプル電圧Ｅ工は、測定され
るべき未知の電圧であり、Ｔ□−Ｔ２の時間間隔は、あ
らかじめ一定に設定されている。
Ｔ２においては、スイッチＳＷ２が閉じられた唯一のス
イッチであり、基準電圧Ｅ２はリセット電圧に達するま
で積分される。Ｔ２からリセット電圧に達するまでの時
間間隔はＴ３−Ｔ２であり、以下の等式によるサンプル
電圧Ｅ１の関数である。
イッチであり、基準電圧Ｅ２はリセット電圧に達するま
で積分される。Ｔ２からリセット電圧に達するまでの時
間間隔はＴ３−Ｔ２であり、以下の等式によるサンプル
電圧Ｅ１の関数である。
Ｅｌ （Ｔ２ Ｔ１）＝Ｅ２ （Ｔ３ Ｔ２）
」二記の米国特許第４，３１３，０８７号に示されてい
る回路は、前記の３つのスイッチのうちの２つを利用し
てこの結果を得、従って、ＡＩＤ変換用の積分を実行す
る為に２本の制御線の使用を必要としている。
」二記の米国特許第４，３１３，０８７号に示されてい
る回路は、前記の３つのスイッチのうちの２つを利用し
てこの結果を得、従って、ＡＩＤ変換用の積分を実行す
る為に２本の制御線の使用を必要としている。
本発明による回路は、単一の制御線のみを必要とし、連
続的なＡ／Ｄ変換を実行する為に別個のすセット制御を
要しないという点で、通常のデュアル・スロープ積分器
型Ａ／Ｄ変換器から出発したものである。
続的なＡ／Ｄ変換を実行する為に別個のすセット制御を
要しないという点で、通常のデュアル・スロープ積分器
型Ａ／Ｄ変換器から出発したものである。
アナログ・レギュレーターが、 ４７口変換用に０ｌｌ
ｌされる。初期においては、アナログ・レギュレーター
はＯＦＦであり、コンデンサーは放電されている。コン
デンサーの電圧は、瞬間的に変化することができないの
で、コンデンサーの両方のリード線の電圧は、アナログ
・レギュレーター電圧に従い、コンパレーターは、レギ
ュレーターの立上り時間内にリセットされる。リセット
は１ミリ秒内にで達成される。電流工基準の選択はリセ
ット状態を保持する。
ｌされる。初期においては、アナログ・レギュレーター
はＯＦＦであり、コンデンサーは放電されている。コン
デンサーの電圧は、瞬間的に変化することができないの
で、コンデンサーの両方のリード線の電圧は、アナログ
・レギュレーター電圧に従い、コンパレーターは、レギ
ュレーターの立上り時間内にリセットされる。リセット
は１ミリ秒内にで達成される。電流工基準の選択はリセ
ット状態を保持する。
時間Ｔ、において、基準電流がＯＦＦにされ、サンプル
電流”４ｊ７’：ｊ）Ｌｔが選択される。サンプル電流
は、次にＴ五からＴ２の一定の時間間隔の間積分される
が、この時間はあらかじめ１秒に選択されている。
電流”４ｊ７’：ｊ）Ｌｔが選択される。サンプル電流
は、次にＴ五からＴ２の一定の時間間隔の間積分される
が、この時間はあらかじめ１秒に選択されている。
時間Ｔ２において、選択制御線は、逆になり、基準電流
Ｉ基準が選択される。基準電流は一定の勾配でリセット
電圧まで逆に積分される。リセット定常状態電圧に達し
た時間は、時間Ｔ３で表わされ、Ａ／Ｄ変換は、サンプ
ル電流対基準電流の比である比（Ｔａ Ｔ２ ） ／
（Ｔ２ ”□）をとることにより実行される。圧電
水晶発振器を時間基準として用いることにより、時間（
Ｔ３ Ｔ２）の間に計数されるパルスの数は、上記の
比における他の全ての要素が既知のパラメーターである
ので、サンプル電流のデジタル値による表示となる。
Ｉ基準が選択される。基準電流は一定の勾配でリセット
電圧まで逆に積分される。リセット定常状態電圧に達し
た時間は、時間Ｔ３で表わされ、Ａ／Ｄ変換は、サンプ
ル電流対基準電流の比である比（Ｔａ Ｔ２ ） ／
（Ｔ２ ”□）をとることにより実行される。圧電
水晶発振器を時間基準として用いることにより、時間（
Ｔ３ Ｔ２）の間に計数されるパルスの数は、上記の
比における他の全ての要素が既知のパラメーターである
ので、サンプル電流のデジタル値による表示となる。
時間Ｔ４ ［第２Ｂ図（ＦＩＧ、２Ｂ）］においては、
必要により、サーキットリーが計器の電力消費を保存す
るように電源をＯＦＦにすることができる。
必要により、サーキットリーが計器の電力消費を保存す
るように電源をＯＦＦにすることができる。
従って、始動状態は、Ｔ、と同じである。あるいはまた
、リセット状態への遅延が望ましくない時には、電圧低
下は省略することができる。従って、時間Ｔ４において
は、回路は、そのリセット状態にあり、次の変換に対す
る準備ができており、時間Ｔ１に対応している。
、リセット状態への遅延が望ましくない時には、電圧低
下は省略することができる。従って、時間Ｔ４において
は、回路は、そのリセット状態にあり、次の変換に対す
る準備ができており、時間Ｔ１に対応している。
もし、サーキットリーの初期の状態が未知である場合は
、リセットは、最大のＩサンプルを逆に積分するのに必
要な時間の間、■基準を選択することにより常に達成す
ることができる。
、リセットは、最大のＩサンプルを逆に積分するのに必
要な時間の間、■基準を選択することにより常に達成す
ることができる。
本明細書及び特許請求の範囲は、説明として記載され限
定として記載されているのではないこと、並びに、本発
明の精神及び範囲を離れることなく様々の変形や変更が
可能であることは明らかであろう。
定として記載されているのではないこと、並びに、本発
明の精神及び範囲を離れることなく様々の変形や変更が
可能であることは明らかであろう。
第１Ａ図（ＦＩＧ、ＩＡ）は古典的な積分器回路の概略
図であり； 第１Ｂ図（ＦＩＧ、ＩＢ）は古典的な積分器を利用する
古典的なデュアルψスロープｆｆ Ａ１０変換器の作動
の波形図であり； 第２ Ａ ｒ１４ＣＦＩＧ、２Ａ）ハ、 本発明ニよル
検出器・積分器回路の概略図であり； 第２Ｂ図（ＦｒＧ、２Ｂ）は、第２Ａ図ＣＦＩＧ、２Ａ
）の回路の作動の波形図である。 Ｗ３ ＦＩＧ、 ＩＡ ＦＩＧ、旧
図であり； 第１Ｂ図（ＦＩＧ、ＩＢ）は古典的な積分器を利用する
古典的なデュアルψスロープｆｆ Ａ１０変換器の作動
の波形図であり； 第２ Ａ ｒ１４ＣＦＩＧ、２Ａ）ハ、 本発明ニよル
検出器・積分器回路の概略図であり； 第２Ｂ図（ＦｒＧ、２Ｂ）は、第２Ａ図ＣＦＩＧ、２Ａ
）の回路の作動の波形図である。 Ｗ３ ＦＩＧ、 ＩＡ ＦＩＧ、旧
Claims (1)
- 【特許請求の範囲】 １、検出されたパラメーター又は基準電流源に従って変
化する電流を生み出す検出手段、蓄電手段に出力が結合
される電流増幅器を有する検出器・積分器回路において
、該増幅器を付勢して、所定の正の定常状態リセット電
圧を得るための手段、定常状態電圧より低い基準電圧を
、コンパレーターの非反転入力に印加するための手段、
積分を開始するための、かつ、検出手段からの上記電流
及び基準電流を上記反転入力に選択的に印加するための
手段のみから成る制御手段を具備することを特徴とする
検出器・積分器回路。 ２、検出手段がフォトダイオードから成る特許請求の範
囲第１項記載の回路。 ３、蓄電手段がコンデンサーから成る特許請求の範囲第
２項記載の回路。 ４、積分器回路を付勢する手段が定常状態リセット電圧
を維持するための手段を含む特許請求の範囲第１項記載
の回路。 ５、（ａ）コンパレーターの非反転入力に、該コンパレ
ーターの定常状態リセット電圧より低い基準電圧を印加
し； （ｂ）基準電流を供給し； （ｃ）パラメーターを検出し、検出されたパラメーター
に従って変化するサンプル電流を生み出し； （ｄ）定常状態リセット電圧に達するまで該コンパレー
ターの反転入力に接続している蓄電装置に基準電流を印
加し； （ｅ）あらかじめ設定された時間間隔の間、基準電流の
代わりに、サンプル電流を該コンパレーターの反転入力
に接続している蓄電装置に印加し； （ｆ）その後で、該コンパレーターの状態が変化するま
で、サンプル電流の代わりに基準電流を、該コンパレー
ターの反転入力に接続している蓄電装置に印加し、そし
て、 （ｇ）工程（ｆ）における定常状態電圧に達するまでの
時間間隔を、デジタル値に変換することを特徴とするデ
ュアル・スロープ型積分器を用いて検出されたパラメー
ターをデジタル値に変換する方法。 ８、工程（ｇ）において定常状態電圧に達した後で、積
分器を除勢することをさらに含む特許請求の範囲第５項
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US634574 | 1984-07-26 | ||
| US06/634,574 US4621204A (en) | 1984-07-26 | 1984-07-26 | Sensor integrator system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6141227A true JPS6141227A (ja) | 1986-02-27 |
| JPH028495B2 JPH028495B2 (ja) | 1990-02-26 |
Family
ID=24544357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16308085A Granted JPS6141227A (ja) | 1984-07-26 | 1985-07-25 | 検出されたパラメーターを積分する回路及び積分する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4621204A (ja) |
| EP (1) | EP0173051B1 (ja) |
| JP (1) | JPS6141227A (ja) |
| AU (1) | AU554258B2 (ja) |
| CA (1) | CA1240000A (ja) |
| DE (1) | DE3562951D1 (ja) |
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- 1984-07-26 US US06/634,574 patent/US4621204A/en not_active Expired - Fee Related
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- 1985-04-16 CA CA000479270A patent/CA1240000A/en not_active Expired
- 1985-07-03 AU AU44519/85A patent/AU554258B2/en not_active Ceased
- 1985-07-16 DE DE8585108860T patent/DE3562951D1/de not_active Expired
- 1985-07-16 EP EP85108860A patent/EP0173051B1/en not_active Expired
- 1985-07-25 JP JP16308085A patent/JPS6141227A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3562951D1 (en) | 1988-06-30 |
| US4621204A (en) | 1986-11-04 |
| CA1240000A (en) | 1988-08-02 |
| EP0173051B1 (en) | 1988-05-25 |
| AU4451985A (en) | 1986-01-30 |
| AU554258B2 (en) | 1986-08-14 |
| JPH028495B2 (ja) | 1990-02-26 |
| EP0173051A1 (en) | 1986-03-05 |
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