JPS6386049A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6386049A JPS6386049A JP61233630A JP23363086A JPS6386049A JP S6386049 A JPS6386049 A JP S6386049A JP 61233630 A JP61233630 A JP 61233630A JP 23363086 A JP23363086 A JP 23363086A JP S6386049 A JPS6386049 A JP S6386049A
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- Japan
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- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に消去及び書込み可能な読出し専用メモ
リ（ＥＥＰＲＯＭと称す）を内蔵するマイクロコンピュ
ータに関する。
リ（ＥＥＰＲＯＭと称す）を内蔵するマイクロコンピュ
ータに関する。
従来のＥＥＰＲＯＭを内蔵したマイクロコンピュータの
例を第４図に示す。従来のマイクロコンピュータ（以下
マイコンと称す。）に内蔵されたＥＥＰＲＯＭは、ＥＥ
ＰＲＯＭセル１．Ｙアドレスセレクター２−ａ、書込み
読出し制御回路２−す、Ｘアドレスデコーダ３．書込み
読出しデータ切換回路４．アドレスラッチ５．アドレス
人力バッファ６、ＥＥＰＲＯＭデータ入出力バッファ７
゜ＥＥＰＲＯＭ制御バッフｙ８．ＥＥＰＲＯＭ制御回路
９で構成されている。３８はＥＥＰＲＯＭセルに書込み
、読出し、消去を制御する信号の入力端子、３６はＥＥ
ＰＲＯＭのアドレス入力端子、３７はＥＥＰＲＯＭデー
タの入出力端子である。
例を第４図に示す。従来のマイクロコンピュータ（以下
マイコンと称す。）に内蔵されたＥＥＰＲＯＭは、ＥＥ
ＰＲＯＭセル１．Ｙアドレスセレクター２−ａ、書込み
読出し制御回路２−す、Ｘアドレスデコーダ３．書込み
読出しデータ切換回路４．アドレスラッチ５．アドレス
人力バッファ６、ＥＥＰＲＯＭデータ入出力バッファ７
゜ＥＥＰＲＯＭ制御バッフｙ８．ＥＥＰＲＯＭ制御回路
９で構成されている。３８はＥＥＰＲＯＭセルに書込み
、読出し、消去を制御する信号の入力端子、３６はＥＥ
ＰＲＯＭのアドレス入力端子、３７はＥＥＰＲＯＭデー
タの入出力端子である。
端子３８は消去信号、書込み信号または読出し信号のい
ずれかの信号が有効入力である場合、ＥＥＰＲＯＭ制御
回路９がアドレスラッチ５．書込み読出しデータ切換回
路４の入力回路を制御し、中央演算処理装置１０（以下
ＣＰＵと称す）からのアドレス信号及びデータを無効に
する。また、この時アドレス入力端子３６からの信号が
アドレス入力バッファ６およびアドレスラッチを介して
Ｘアドレスデコーダに入力され、一方、入出力端子３７
に接続されるＥＥＰＲＯＭデータ入出力バッファ７から
の信号がデータ切換回路を介してＹアドレスセレクター
２−ａ及び書込み読出し制御回路２−ｂに有効信号とし
て入力され、ＥＥＰＲＯＭセル１の消去又は書込み、又
は読出しの動作が制御される。
ずれかの信号が有効入力である場合、ＥＥＰＲＯＭ制御
回路９がアドレスラッチ５．書込み読出しデータ切換回
路４の入力回路を制御し、中央演算処理装置１０（以下
ＣＰＵと称す）からのアドレス信号及びデータを無効に
する。また、この時アドレス入力端子３６からの信号が
アドレス入力バッファ６およびアドレスラッチを介して
Ｘアドレスデコーダに入力され、一方、入出力端子３７
に接続されるＥＥＰＲＯＭデータ入出力バッファ７から
の信号がデータ切換回路を介してＹアドレスセレクター
２−ａ及び書込み読出し制御回路２−ｂに有効信号とし
て入力され、ＥＥＰＲＯＭセル１の消去又は書込み、又
は読出しの動作が制御される。
上述した従来のＥＥＰＲＯＭを内蔵したマイコンは、Ｅ
ＥＰＲＯＭに格納されているデータの内容にかかわらず
、外部端子より入力される消去又は書込み又は読出し制
御信号及びアドレス信号により消去又は書込み又は読出
しの動作をおこなうことができる。従って従来のマイコ
ンは、ＣＰＵの実行を指令する命令や、命令実行時に必
要な定数がＥＥＰＲＯＭに記憶されている時であっても
データの有無を確認する手段がないため、マイコンの使
用者がすでに必要な情報を記憶しているＥＥＰＲＯＭに
書込み操作、または消去操作をおこなった時、前記ＥＥ
ＰＲＯＭに書込まれていた情報が破壊されたり、消去さ
れたりするという欠点を有していた。
ＥＰＲＯＭに格納されているデータの内容にかかわらず
、外部端子より入力される消去又は書込み又は読出し制
御信号及びアドレス信号により消去又は書込み又は読出
しの動作をおこなうことができる。従って従来のマイコ
ンは、ＣＰＵの実行を指令する命令や、命令実行時に必
要な定数がＥＥＰＲＯＭに記憶されている時であっても
データの有無を確認する手段がないため、マイコンの使
用者がすでに必要な情報を記憶しているＥＥＰＲＯＭに
書込み操作、または消去操作をおこなった時、前記ＥＥ
ＰＲＯＭに書込まれていた情報が破壊されたり、消去さ
れたりするという欠点を有していた。
本発明のマイクロコンピュータは、電気的に消去及び書
込み可能な読出し専用メモリの特定アドレス空間に設け
た書込み可能な読出し専用メモリセルと、該読出し専用
メモリセルに接続される制御ゲート群を備え、前記制御
ゲート群が前記特定アドレス空間を除くアドレス空間に
マツピングされた電気的に消去及び書込み可能な読出し
専用メモリの消去及び書込みを禁止する制御信号を生成
する制御回路とを有することを特徴とする。
込み可能な読出し専用メモリの特定アドレス空間に設け
た書込み可能な読出し専用メモリセルと、該読出し専用
メモリセルに接続される制御ゲート群を備え、前記制御
ゲート群が前記特定アドレス空間を除くアドレス空間に
マツピングされた電気的に消去及び書込み可能な読出し
専用メモリの消去及び書込みを禁止する制御信号を生成
する制御回路とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明によるマイコンの第１の実施例を示すブ
ロック図である。このマイコンの特徴は、特定アドレス
空間にマツピングされたＥＥＰＲＯＭ２１．特定アドレ
ス選択デコーダ２０及びＥＥＰＲＯＭ２１によりＥ Ｅ
Ｐ Ｒ’ＯＭを制御するための制御回路２２を有して
いることである。第２図に制御回路２２の具体的論理回
路を示し、この実施例の動作を説明する。前述した従来
例と同一の手段によりＥＥＰＲＯＭセル１ヘデータを書
込んだ後、書込んだデータを保護する場合、外部アドレ
ス入力端子３６から特定アドレス信号を入力し、特定ア
ドレス選択デコーダ２０により、特定アドレス空間にマ
ツピングされたＥＥＰＲＯＭセル５１〜５４のいずれか
を選択しＥＥＦＲＯＭ制御端子３８から書込信号を入力
することにより従来と同一手段でＥＥＰＲＯＭセル５１
〜５４のいずれかに書込みを行なう。
ロック図である。このマイコンの特徴は、特定アドレス
空間にマツピングされたＥＥＰＲＯＭ２１．特定アドレ
ス選択デコーダ２０及びＥＥＰＲＯＭ２１によりＥ Ｅ
Ｐ Ｒ’ＯＭを制御するための制御回路２２を有して
いることである。第２図に制御回路２２の具体的論理回
路を示し、この実施例の動作を説明する。前述した従来
例と同一の手段によりＥＥＰＲＯＭセル１ヘデータを書
込んだ後、書込んだデータを保護する場合、外部アドレ
ス入力端子３６から特定アドレス信号を入力し、特定ア
ドレス選択デコーダ２０により、特定アドレス空間にマ
ツピングされたＥＥＰＲＯＭセル５１〜５４のいずれか
を選択しＥＥＦＲＯＭ制御端子３８から書込信号を入力
することにより従来と同一手段でＥＥＰＲＯＭセル５１
〜５４のいずれかに書込みを行なう。
ＥＥＰＲＯＭセル５１〜５４のいずれかに書込んだデー
タは第２図に示す例ではＥＥＰＲＯＭセル５１〜５４の
出力を入力とし排他的論理和回路６１．６２．６３で偶
数パリティ発生回路を構成する制御回路２２に入力され
、この制御回路２２がＸアドレスデコーダ３の動作を禁
止するＣＳＴ信号を生成する。従って以後、端子３６，
３７゜３８によりＥ Ｅ Ｐ ＲＯＭセル１への消去、
書込み、読出しを行なう制御信号が入力されてもＢＥＰ
ＲＯＭセル１を選択するためのＸアドレスデコーダ３が
機能しないため、ＥＥＰＲＯＭセル１への消去、書込み
、読出しを行なうことはできない。
タは第２図に示す例ではＥＥＰＲＯＭセル５１〜５４の
出力を入力とし排他的論理和回路６１．６２．６３で偶
数パリティ発生回路を構成する制御回路２２に入力され
、この制御回路２２がＸアドレスデコーダ３の動作を禁
止するＣＳＴ信号を生成する。従って以後、端子３６，
３７゜３８によりＥ Ｅ Ｐ ＲＯＭセル１への消去、
書込み、読出しを行なう制御信号が入力されてもＢＥＰ
ＲＯＭセル１を選択するためのＸアドレスデコーダ３が
機能しないため、ＥＥＰＲＯＭセル１への消去、書込み
、読出しを行なうことはできない。
また、前述の操作によりＥＥＰＲＯＭセル１のデータの
保護機能が働いている時、その保護機能を解除する場合
は、アドレス入力端子３６から特定アドレス信号を入力
し、特定アドレス空間にマツピングされたＥＢＰＲＯＭ
セル５１〜５４を選択し、端子３８からの書込み信号に
より保護機能を実現したＥＥＦＲＯＭセル以外のセルに
書込みを行なう。第２図の場合ＥＥＰＲＯＭセル５１〜
５４の出力が偶数パリティ回路としての制御回路２２に
接続されているため、前記操作により２つのＥＥＰＲＯ
Ｍセルの出力が「ｌ」、他の２つのＥＥＰＲＯＭセルの
出力が「０」になり、Ｘアドレスデコーダの動作を禁止
するＣ３Ｔ信号が「０」となり、Ｘアドレスデコーダの
禁止機能が解除される。従って以降、端子３（５，３７
，３８によりＥＥＰＲＯＭセル１への消去、書込み、読
出しの制御が可能となる。これらの一連の動作は特定ア
ドレス空間にマツピングされた（第２図の実施例ではＥ
ＥＰＲＯＭセル５１〜５４の４ケ）ＥＥＰＲＯＭセル数
だけの繰返しが有効となる。
保護機能が働いている時、その保護機能を解除する場合
は、アドレス入力端子３６から特定アドレス信号を入力
し、特定アドレス空間にマツピングされたＥＢＰＲＯＭ
セル５１〜５４を選択し、端子３８からの書込み信号に
より保護機能を実現したＥＥＦＲＯＭセル以外のセルに
書込みを行なう。第２図の場合ＥＥＰＲＯＭセル５１〜
５４の出力が偶数パリティ回路としての制御回路２２に
接続されているため、前記操作により２つのＥＥＰＲＯ
Ｍセルの出力が「ｌ」、他の２つのＥＥＰＲＯＭセルの
出力が「０」になり、Ｘアドレスデコーダの動作を禁止
するＣ３Ｔ信号が「０」となり、Ｘアドレスデコーダの
禁止機能が解除される。従って以降、端子３（５，３７
，３８によりＥＥＰＲＯＭセル１への消去、書込み、読
出しの制御が可能となる。これらの一連の動作は特定ア
ドレス空間にマツピングされた（第２図の実施例ではＥ
ＥＰＲＯＭセル５１〜５４の４ケ）ＥＥＰＲＯＭセル数
だけの繰返しが有効となる。
第３図は本発明の第２の実施例を示す回路図である。第
１の実施例は特定アドレス空間にマツピングされたＥＥ
ＰＲＯＭセルがＥＥＰＲＯＭセル１のすべての消去、書
込み、読出しを保護又はその解除を行なったが、第３図
は特定アドレス空間にマツピングされたＥＥＰＲＯＭセ
ル５１〜５４の出力とＥＥＰＲＯＭ制御端子３８により
ＥＥＰＲＯＭセル１をアクセスする信号との論理出力回
路３３へ入力しており、ＥＥＰＲＯＭセル５１〜５４の
個々のセル出力がＥＥＰＲＯＭセル１のアドレス線を選
択するアドレスデコーダ回路出力Ｘ０−ｘＸ−の各ＮＯ
Ｒ回路の出力を禁止する山きをすることを示している。
１の実施例は特定アドレス空間にマツピングされたＥＥ
ＰＲＯＭセルがＥＥＰＲＯＭセル１のすべての消去、書
込み、読出しを保護又はその解除を行なったが、第３図
は特定アドレス空間にマツピングされたＥＥＰＲＯＭセ
ル５１〜５４の出力とＥＥＰＲＯＭ制御端子３８により
ＥＥＰＲＯＭセル１をアクセスする信号との論理出力回
路３３へ入力しており、ＥＥＰＲＯＭセル５１〜５４の
個々のセル出力がＥＥＰＲＯＭセル１のアドレス線を選
択するアドレスデコーダ回路出力Ｘ０−ｘＸ−の各ＮＯ
Ｒ回路の出力を禁止する山きをすることを示している。
第３図をさらに詳しく説明すると、ＥＥＰＲＯＭセル５
１はＥＥＰＲＯＭセル１のアドレス線を選択するアドレ
スデコーダ回路出力Ｘｏ、Ｘｌが、ＥＥＰＲＯＭセル５
２はＥＥＰＲＯＭセル１のアドレス線を選択するアドレ
スデコーダ回路出力Ｘ２〜Ｘｊが、ＥＥＰＲＯＭセル５
３はＥＥＰＲＯＭセル１のアドレス線を選択するアドレ
スデコーダ回路出力Ｘ、４１〜Ｘ、−４が、ＥＥＰＲＯ
Ｍセル５４はＥＥＰＲＯＭセル１のアドレス線を選択す
るアドレスデコーダ回路出力Ｘ、−３〜Ｘ、がアクティ
ブになることを禁止し、従って第１の実施例と同様にＥ
ＥＰＲＯＭセル１のデータの保護を実現することができ
る。
１はＥＥＰＲＯＭセル１のアドレス線を選択するアドレ
スデコーダ回路出力Ｘｏ、Ｘｌが、ＥＥＰＲＯＭセル５
２はＥＥＰＲＯＭセル１のアドレス線を選択するアドレ
スデコーダ回路出力Ｘ２〜Ｘｊが、ＥＥＰＲＯＭセル５
３はＥＥＰＲＯＭセル１のアドレス線を選択するアドレ
スデコーダ回路出力Ｘ、４１〜Ｘ、−４が、ＥＥＰＲＯ
Ｍセル５４はＥＥＰＲＯＭセル１のアドレス線を選択す
るアドレスデコーダ回路出力Ｘ、−３〜Ｘ、がアクティ
ブになることを禁止し、従って第１の実施例と同様にＥ
ＥＰＲＯＭセル１のデータの保護を実現することができ
る。
なお特定アドレス空間にマツピングされたＥＥＰＲＯＭ
セル５１〜５４に端子３６〜３８がらの制御信号により
そのデータの書込みを行なった場合の説明を行なったが
、端子３６〜３８のかわりにＣＰＵｌ０が同等の制御を
ＥＥＰＲＯＭセル５１〜５４に対して行なうことができ
ることは明白であり、同様な効果を得ることができる。
セル５１〜５４に端子３６〜３８がらの制御信号により
そのデータの書込みを行なった場合の説明を行なったが
、端子３６〜３８のかわりにＣＰＵｌ０が同等の制御を
ＥＥＰＲＯＭセル５１〜５４に対して行なうことができ
ることは明白であり、同様な効果を得ることができる。
以上説明したように本発明は、特定アドレス空間にＥＥ
ＰＲＯＭ２１を設け、そのセルの出力に特定アドレス空
間以外のＥＥＰＲＯＭセル１を制御するための回路を設
けることによりＥＥＰＲＯＭセル１に書込まれたデータ
を電気的に保護できる効果がある。
ＰＲＯＭ２１を設け、そのセルの出力に特定アドレス空
間以外のＥＥＰＲＯＭセル１を制御するための回路を設
けることによりＥＥＰＲＯＭセル１に書込まれたデータ
を電気的に保護できる効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図の一部を示す回路図、第３図は本発明の第２の実
施例のブロック図、第４図は従来例のブロック図である
。 １・・・ＥＥＰＲＯＭセル、２−ａ・・・Ｙアドレスセ
レクター、２−ｂ・・・書込み読出し制御回路、３・・
・Ｘアドレスデコーダ、４・・・書込み読出しデータ切
換回路、５・・・アドレスラッチ、６・・・アドレス入
力バッファ、７・・・ＥＥＰＲＯＭデータ入出力バッフ
ァ、８・・・ＥＥＰＲＯＭ制御バッファ、９・・・ＥＥ
ＰＲＯＭ制御回路、１０・・・ＣＰＵ、２０・・・特定
アドレス選択デコーダ、２１・・・特定アドレス空間に
あるＥＥＰＲＯＭ、２２・・・特定アドレス空間にある
ＥＥＰＲＯＭの制御回路、３６・・・アドレス入力端子
、３７・・・ＥＥＰＲＯＭデータの入出力端子、３８・
・・ＥＥＰＲＯＭ制御端子、５１〜５４・・・特定アド
レス空間にあるＥＥＰＲＯＭセル、６１〜６３・・・排
他的論理和回路、ＣＳＴ・・・Ｘアドレスデコーダの出
力を禁止する信号。
第１図の一部を示す回路図、第３図は本発明の第２の実
施例のブロック図、第４図は従来例のブロック図である
。 １・・・ＥＥＰＲＯＭセル、２−ａ・・・Ｙアドレスセ
レクター、２−ｂ・・・書込み読出し制御回路、３・・
・Ｘアドレスデコーダ、４・・・書込み読出しデータ切
換回路、５・・・アドレスラッチ、６・・・アドレス入
力バッファ、７・・・ＥＥＰＲＯＭデータ入出力バッフ
ァ、８・・・ＥＥＰＲＯＭ制御バッファ、９・・・ＥＥ
ＰＲＯＭ制御回路、１０・・・ＣＰＵ、２０・・・特定
アドレス選択デコーダ、２１・・・特定アドレス空間に
あるＥＥＰＲＯＭ、２２・・・特定アドレス空間にある
ＥＥＰＲＯＭの制御回路、３６・・・アドレス入力端子
、３７・・・ＥＥＰＲＯＭデータの入出力端子、３８・
・・ＥＥＰＲＯＭ制御端子、５１〜５４・・・特定アド
レス空間にあるＥＥＰＲＯＭセル、６１〜６３・・・排
他的論理和回路、ＣＳＴ・・・Ｘアドレスデコーダの出
力を禁止する信号。
Claims (1)
- 電気的に消去及び書込み可能な読出し専用メモリの特
定アドレス空間に設けた書込み可能な読出し専用メモリ
セルと、該読出し専用メモリセルに接続される制御ゲー
ト群を備え、前記制御ゲート群が前記特定アドレス空間
を除くアドレス空間にマッピングされた電気的に消去及
び書込み可能な読出し専用メモリの消去及び書込みを禁
止する制御信号を生成する制御回路とを有することを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23363086A JPH0697442B2 (ja) | 1986-09-30 | 1986-09-30 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23363086A JPH0697442B2 (ja) | 1986-09-30 | 1986-09-30 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386049A true JPS6386049A (ja) | 1988-04-16 |
| JPH0697442B2 JPH0697442B2 (ja) | 1994-11-30 |
Family
ID=16958053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23363086A Expired - Lifetime JPH0697442B2 (ja) | 1986-09-30 | 1986-09-30 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697442B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097445A (en) * | 1989-03-03 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with selective read and write inhibiting |
| JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
| JP2008087815A (ja) * | 2006-09-29 | 2008-04-17 | Yoshino Kogyosho Co Ltd | 位置合わせ容器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1986
- 1986-09-30 JP JP23363086A patent/JPH0697442B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097445A (en) * | 1989-03-03 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with selective read and write inhibiting |
| JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
| JP2008087815A (ja) * | 2006-09-29 | 2008-04-17 | Yoshino Kogyosho Co Ltd | 位置合わせ容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697442B2 (ja) | 1994-11-30 |
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