JPS614250A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
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- JPS614250A JPS614250A JP59126064A JP12606484A JPS614250A JP S614250 A JPS614250 A JP S614250A JP 59126064 A JP59126064 A JP 59126064A JP 12606484 A JP12606484 A JP 12606484A JP S614250 A JPS614250 A JP S614250A
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- semiconductor
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）産業上の利用分野
この発明は半導体装置用に搭載した半導体素子が放射線
の照射、貫通によって異常動作（誤動作）することを防
止した耐放射線性と熱放散性にすぐれた構造の半導体装
置用パッケージに関するものである。
の照射、貫通によって異常動作（誤動作）することを防
止した耐放射線性と熱放散性にすぐれた構造の半導体装
置用パッケージに関するものである。
（２）従来の技術
周知のように、マイクロコンピュータやメモリ等の半導
体回路素子はＰＮＰやＮＰＮ回路が複雑に配置されてお
り、結果的にＰＮＰＮ接合ザイリスタ回路が構成される
ことがある。
体回路素子はＰＮＰやＮＰＮ回路が複雑に配置されてお
り、結果的にＰＮＰＮ接合ザイリスタ回路が構成される
ことがある。
この種の回路は中間のＮＰ接合のＮ側に正電位、Ｐ側に
負電位が印加されてキャリア空乏層が形成され、電気的
に非導通状態となっているため、通常動作中は問題とな
らない設計となっている。
負電位が印加されてキャリア空乏層が形成され、電気的
に非導通状態となっているため、通常動作中は問題とな
らない設計となっている。
ところで、上記サイリスタ回路部分に宇宙線等の放射線
が貫通し、空乏層に電子、正孔対が多数創成されると、
これらのキャリアによりＰＮ ＰＮ接合部がサイリスタ
回路として導通状態となり、回路がショートしてしまう
ことがある。
が貫通し、空乏層に電子、正孔対が多数創成されると、
これらのキャリアによりＰＮ ＰＮ接合部がサイリスタ
回路として導通状態となり、回路がショートしてしまう
ことがある。
またγ線やＸ線のような電離性放射線が入射すると、光
電効果やコンプトン効果などにより、Ｓ。
電効果やコンプトン効果などにより、Ｓ。
や絶縁膜中に正孔と電子の正負荷電荷を発生させるほか
、ＳＬと５ＬＯ２膜の界面に放射線照射による界面準位
が発生するなど半導体素子の誤動作要因となるのである
。
、ＳＬと５ＬＯ２膜の界面に放射線照射による界面準位
が発生するなど半導体素子の誤動作要因となるのである
。
更にＳＬデバイスへ局所的にα粒子やプロトンなどが入
射すると、その入射線に沿って電子−正孔対が生成され
、一過性の誤動作が生じる。
射すると、その入射線に沿って電子−正孔対が生成され
、一過性の誤動作が生じる。
（３）発明が解決しようとする問題点
上記のように半導体素子によって放射線ににる損傷は大
きな問題で、今後ますまず需要が増大するものと予想さ
れる宇宙空間、原子炉周辺で使用される半導体デバイス
にとって、耐放射線の向上は、重要な技術課題といえる
。
きな問題で、今後ますまず需要が増大するものと予想さ
れる宇宙空間、原子炉周辺で使用される半導体デバイス
にとって、耐放射線の向上は、重要な技術課題といえる
。
このための方策として、これまでも半導体回路素子に対
策を加える方法や、デバイス全体をＰｂやＷなどの高比
重材で被覆してしまうなどの検討が行われてきた。
策を加える方法や、デバイス全体をＰｂやＷなどの高比
重材で被覆してしまうなどの検討が行われてきた。
ｉ しかしながら、前者の方法は当然の
ことながら半導体回路そのものの設計、製造を複雑にし
、特に高密度、高速素子ではそれによる制約が大きい。
ことながら半導体回路そのものの設計、製造を複雑にし
、特に高密度、高速素子ではそれによる制約が大きい。
、一方優者の方法は、半導体デバイス全体が大型化し、
重量も大きくなるなどの問題点を有している。
重量も大きくなるなどの問題点を有している。
また、パッケージにｈやＷの如き材料を接合することは
、セラミックパッケージの主体部を構成するＡ＃ ２０
３との熱膨張係数の不整合が大きいために困難である。
、セラミックパッケージの主体部を構成するＡ＃ ２０
３との熱膨張係数の不整合が大きいために困難である。
（４） 問題点を解決するための手段この発明は上記
の点に鑑みてなされたものでその目的とするどころは、
放射線の照射さらには貫通による半導体素子の誤動作を
防止することと、発熱量の大きい半導体素子からの熱放
散性を効率よく行うことのできる半導体装置用パッケー
ジを提供せんとするものである。
の点に鑑みてなされたものでその目的とするどころは、
放射線の照射さらには貫通による半導体素子の誤動作を
防止することと、発熱量の大きい半導体素子からの熱放
散性を効率よく行うことのできる半導体装置用パッケー
ジを提供せんとするものである。
即ち、この発明は半導体素子を搭載したセラミックパッ
ケージのにおいて、該半導体素子搭載基板を、周囲のセ
ラミックパッケージ下面に接合するＷを８０〜９５重量
％含有するＱＬ−Ｗ合金材料にて構成するとともに、搭
載半導体素子の上面にも同じｃｔｔ−ｗ合金材料を接合
した。ことを特徴会するものである。
ケージのにおいて、該半導体素子搭載基板を、周囲のセ
ラミックパッケージ下面に接合するＷを８０〜９５重量
％含有するＱＬ−Ｗ合金材料にて構成するとともに、搭
載半導体素子の上面にも同じｃｔｔ−ｗ合金材料を接合
した。ことを特徴会するものである。
そして、これによって耐放ＱＡＦｉｌ性を茗しく改善す
るとともに、半導体素子の熱放散性をも白土させること
が可能となったのである。
るとともに、半導体素子の熱放散性をも白土させること
が可能となったのである。
即ち、この発明を図面について説明すると、第１図にお
いて、１は半導体素子、２はセラミックパッケージ、４
はボンディングワイヤー、５１まリード線である。
いて、１は半導体素子、２はセラミックパッケージ、４
はボンディングワイヤー、５１まリード線である。
しかしてこの発明では周囲のセラミックパッケージ２の
下面にＷを８０〜９５重間％含有するＣｕ、 −ｗ合金
材料３を接合させるとともに、このＣｕ−Ｗ合金材料３
を半導体素子１が位置する中央部６において層厚として
該Ｃｕ−Ｗ合金材剥の−１−に直接半導体素子１を搭載
せしめる。
下面にＷを８０〜９５重間％含有するＣｕ、 −ｗ合金
材料３を接合させるとともに、このＣｕ−Ｗ合金材料３
を半導体素子１が位置する中央部６において層厚として
該Ｃｕ−Ｗ合金材剥の−１−に直接半導体素子１を搭載
せしめる。
また搭載半導体素子１の上面にも上記のＱＬ −Ｗ合金
材料３を接合させたことが特徴であり、このＱＬ −Ｗ
合金材料層によって外界から半導イホ素子にまで至る放
射線を遮蔽するとともに発熱量の大きい半導体素子の場
合でも、これを直接Ａ＃ ２０３や一般の合金に比べて
良好な熱伝導性を有するＣｔｔ−Ｗ合金上に搭載するの
で熱放散を良好に行うことができるのである。
材料３を接合させたことが特徴であり、このＱＬ −Ｗ
合金材料層によって外界から半導イホ素子にまで至る放
射線を遮蔽するとともに発熱量の大きい半導体素子の場
合でも、これを直接Ａ＃ ２０３や一般の合金に比べて
良好な熱伝導性を有するＣｔｔ−Ｗ合金上に搭載するの
で熱放散を良好に行うことができるのである。
（５） 作 用
ここでＣｕ−Ｗ合金材料におけるＷの量を８０〜９５重
量％と限定したのは、放射線遮蔽効果の面から比重を１
５．６鍾Ｊ以上と大きくし、かつパッケージの主体をな
すセラミック（一般にはＮ２Ｏ３が多く用いられる）ど
の熱膨張係数を近似させることにより、大型の遮蔽板の
パッケージ主体への取付けを可能にするとともに、半導
体素子の搭載組立後の熱サイクルによる信頼性低下をも
防止するためである。
量％と限定したのは、放射線遮蔽効果の面から比重を１
５．６鍾Ｊ以上と大きくし、かつパッケージの主体をな
すセラミック（一般にはＮ２Ｏ３が多く用いられる）ど
の熱膨張係数を近似させることにより、大型の遮蔽板の
パッケージ主体への取付けを可能にするとともに、半導
体素子の搭載組立後の熱サイクルによる信頼性低下をも
防止するためである。
ここでＣＩＬ−Ｗ合金材料を第１図のようにパッケージ
の上面および半導体素子搭載部分を含む下面にのみ用い
たのは、半導体素子搭載セラミックパッケージの設計上
、斜め方向からくる放射線については、パッケージの主
体をなすセラミック中での透過距離が大きくなるため、
比重の小さいセラミック材料でも十分に放射線遮蔽効果
が期待できるためである。なお、ここで用いるｃｔｔ−
ｗ合金材料は、その効果よりＷと６が夫々均一に分布し
ていることが必要である。このためには粉末冶金法によ
るのが鰻も好ましい。 なお、この発明で放射線の遮蔽
を目的として用いるＷを８０〜９５重量％含有するＣｕ
−Ｗ合金材料の形状については、半導体パッケージの全
体設計に関連して、必ずし：ｂ平板状のものを用いる必
要はなく、各種の異形状のものを用いても差支えない。
の上面および半導体素子搭載部分を含む下面にのみ用い
たのは、半導体素子搭載セラミックパッケージの設計上
、斜め方向からくる放射線については、パッケージの主
体をなすセラミック中での透過距離が大きくなるため、
比重の小さいセラミック材料でも十分に放射線遮蔽効果
が期待できるためである。なお、ここで用いるｃｔｔ−
ｗ合金材料は、その効果よりＷと６が夫々均一に分布し
ていることが必要である。このためには粉末冶金法によ
るのが鰻も好ましい。 なお、この発明で放射線の遮蔽
を目的として用いるＷを８０〜９５重量％含有するＣｕ
−Ｗ合金材料の形状については、半導体パッケージの全
体設計に関連して、必ずし：ｂ平板状のものを用いる必
要はなく、各種の異形状のものを用いても差支えない。
さらに、この発明のパッケージはシングルチップ型の
積ｒｈラミックパッケージ、ガラス−セラミック封ＩＦ
型パッケージ（ＣｅｒＤ ｉｐ）に適用できることは勿
論であるが、マルチツブ型のセラミックパッケージへの
適用も可能である。
積ｒｈラミックパッケージ、ガラス−セラミック封ＩＦ
型パッケージ（ＣｅｒＤ ｉｐ）に適用できることは勿
論であるが、マルチツブ型のセラミックパッケージへの
適用も可能である。
また、この発明において、第１図はへ−Ｗ合金材料を半
導体パッケージにおける上面の密閉１１止用蓋材として
使用した例を示したが、上面でのへ４ −Ｗ合
金材料の使用は、これに限定されるものではなく、第２
図のように通常のセラミック材料２′でパッケージした
のち、その上にｃｔｔ−ｗ合金材料３を接合する形態を
とっても差斐えない。
導体パッケージにおける上面の密閉１１止用蓋材として
使用した例を示したが、上面でのへ４ −Ｗ合
金材料の使用は、これに限定されるものではなく、第２
図のように通常のセラミック材料２′でパッケージした
のち、その上にｃｔｔ−ｗ合金材料３を接合する形態を
とっても差斐えない。
（６）実施例
以下この発明を実施例にて説明する。
第１図に示した積層セラミック型パッケージに半導体素
子としてＳＬの０ＭＯ３，ＬＳＩチップをパッケージン
グし、も、１．２５ Ｍｅ、Ｖのγ線を半導体装置の垂
直上面方向より照射したのち、Ｌ ＳＩテスターにて供
試材の測定を行なった。
子としてＳＬの０ＭＯ３，ＬＳＩチップをパッケージン
グし、も、１．２５ Ｍｅ、Ｖのγ線を半導体装置の垂
直上面方向より照射したのち、Ｌ ＳＩテスターにて供
試材の測定を行なった。
その結果は第１表に示した。
なお、第１表においては供試（Ａ（密閉封止材）として
、この発明の範囲内のＣｕ−Ｗ合金材料でＷの量および
厚みを変えたもの、比較としてはこの発明の範囲外のＱ
ｔ−Ｗ合金材料および他の材質のものを用いた。
、この発明の範囲内のＣｕ−Ｗ合金材料でＷの量および
厚みを変えたもの、比較としてはこの発明の範囲外のＱ
ｔ−Ｗ合金材料および他の材質のものを用いた。
そしてそれぞれのγ線照射試験結果と、パッケージとし
て −６５〜＋ １５０℃のヒートサイクルを２００回
杼た後の気密封止性の劣化をＨｅリークディテクターで
評価した結果をあわせて示した。
て −６５〜＋ １５０℃のヒートサイクルを２００回
杼た後の気密封止性の劣化をＨｅリークディテクターで
評価した結果をあわせて示した。
なお表中Ｏが合格、×が不合格である。
第 １ 表
り゛
□
また、この発明のパッケージに収納される半導体デツプ
として、特に消費型ノー２Ｗと発熱帛が大きい、高速動
作素子を用いたところ、この発明のパッケージではＣｕ
−Ｗ合金を通じて直接パッケージ外へ放熱できることか
ら素子の４度Ｆｉを１ｏ。
として、特に消費型ノー２Ｗと発熱帛が大きい、高速動
作素子を用いたところ、この発明のパッケージではＣｕ
−Ｗ合金を通じて直接パッケージ外へ放熱できることか
ら素子の４度Ｆｉを１ｏ。
℃以下とすることが可能で、安定した動作を′リ−るこ
とを確認した。
とを確認した。
（刀 効 果
以上の結果からＷを８０〜９５％含有するＣｕ−Ｗ合金
をセラミックパッケージの密閉封止材として用いること
により耐放射線性が良好で、且つパッケージそのものの
］Ｊ止信頼性も良好な半導体装置が障られることが認め
られた。
をセラミックパッケージの密閉封止材として用いること
により耐放射線性が良好で、且つパッケージそのものの
］Ｊ止信頼性も良好な半導体装置が障られることが認め
られた。
第１図および第２図は８０〜９５％のＷを含有するλ−
Ｗ合金材料を上、下面に接合したこの発明の実施例を示
す半導体パッケージの構造を示す断面図である。 １・・・半導体素子 ２．２′・・・セラミック材料
３・・・へ−Ｗ合金材料
Ｗ合金材料を上、下面に接合したこの発明の実施例を示
す半導体パッケージの構造を示す断面図である。 １・・・半導体素子 ２．２′・・・セラミック材料
３・・・へ−Ｗ合金材料
Claims (2)
- （１）半導体素子を搭載したセラミックパッケージにお
いて、該半導体素子搭載基板を、周囲のセラミックパッ
ケージ下面に接合するＷを８０〜９５重量％含有するＣ
ｕ−Ｗ合金材料にて構成するとともに、搭載半導体素子
の上面にも同じＣｕ−Ｗ合金材料を接合したことを特徴
とする耐放射線性と熱放散性にすぐれた半導体装置用パ
ッケージ。 - （２）Ｗを８０〜９５重量％含有するＣｕ−Ｗ合金材料
による搭載半導体素子上面への接合は、これを密閉封止
材としてのセラミック材料を介して行なうことを特徴と
する特許請求の範囲第１項記載の耐放射線性と熱放散性
にすぐれた半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126064A JPS614250A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126064A JPS614250A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614250A true JPS614250A (ja) | 1986-01-10 |
Family
ID=14925729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126064A Pending JPS614250A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614250A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1984
- 1984-06-19 JP JP59126064A patent/JPS614250A/ja active Pending
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| JP2013160684A (ja) * | 2012-02-07 | 2013-08-19 | Mitsubishi Electric Corp | 半導体装置とモジュール |
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