JPS614249A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
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- JPS614249A JPS614249A JP59126063A JP12606384A JPS614249A JP S614249 A JPS614249 A JP S614249A JP 59126063 A JP59126063 A JP 59126063A JP 12606384 A JP12606384 A JP 12606384A JP S614249 A JPS614249 A JP S614249A
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- JP
- Japan
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- package
- semiconductor
- alloy material
- ceramic
- semiconductor element
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
-
- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
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- H—ELECTRICITY
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- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Ceramic Products (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）産業上の利用分野
この発明は半導体装置内に搭載した半導体素子が放射線
の照射、貫通によって異常動作（誤動作）することを防
止した耐放射線性にすぐれた構造の半導体装置用パッケ
ージに関するものである。
の照射、貫通によって異常動作（誤動作）することを防
止した耐放射線性にすぐれた構造の半導体装置用パッケ
ージに関するものである。
（２）従来の技術
周知のように、マイクロコンピュータやメモリ等の半導
体回路素子はＰＮＰやＮＰＮ回路が複雑に配置されてお
り、結果的にＰＮＰＮ接合サイリスタ回路が構成される
ことがある。
体回路素子はＰＮＰやＮＰＮ回路が複雑に配置されてお
り、結果的にＰＮＰＮ接合サイリスタ回路が構成される
ことがある。
この種の回路は中間のＮＰ接合のＮ側に正電位、Ｐ側に
負電位が印加されてキャリア空乏層が形成され、電気的
に非導通状態となっているため、通常動作中は問題とな
らない設計となっている。
負電位が印加されてキャリア空乏層が形成され、電気的
に非導通状態となっているため、通常動作中は問題とな
らない設計となっている。
ところで、上記サイリスタ回路部分に宇宙線等の放射線
が貫通し、空乏層に電子、正孔対が多数創成されると、
これらのキャリアによりＰＮＰＮ接合部がサイリスク回
路として導通状態となり、回路がショートしてしまうこ
とがある。
が貫通し、空乏層に電子、正孔対が多数創成されると、
これらのキャリアによりＰＮＰＮ接合部がサイリスク回
路として導通状態となり、回路がショートしてしまうこ
とがある。
またγ線やＸ線のような電離性放射線が入射すると、光
電効果やコンプトン効果などにより、Ｓｉ ’や絶
縁膜中に正孔と電子の正負荷電荷を発生させるほか、Ｓ
Ｌと５Ｌｏｅ膜の界面に放射線照射による界面単位が発
生するなど半導体素子の誤動作要因となるのである。
電効果やコンプトン効果などにより、Ｓｉ ’や絶
縁膜中に正孔と電子の正負荷電荷を発生させるほか、Ｓ
Ｌと５Ｌｏｅ膜の界面に放射線照射による界面単位が発
生するなど半導体素子の誤動作要因となるのである。
さらにＳＬデバイスへ局所的にα粒子やプロトンなどが
入射すると、その入射線に沿って電子−正孔対が生成さ
れ、一過性の誤動作が生じる。
入射すると、その入射線に沿って電子−正孔対が生成さ
れ、一過性の誤動作が生じる。
（３）発明が解決しようとする問題点
上記のように半導体素子によって放射線による損傷は大
きな問題で、今後ますます需要が増大するものと予想さ
れる宇宙空間、原子炉周辺で使用される半導体デバイス
にとって、耐放剣線の向上は、重要な技術課題といえる
。
きな問題で、今後ますます需要が増大するものと予想さ
れる宇宙空間、原子炉周辺で使用される半導体デバイス
にとって、耐放剣線の向上は、重要な技術課題といえる
。
このための方策として、これまでも半導体回路素子に対
策を加える方法や、デバイス全体を円やＷなどの高比重
材で被覆してしまうなどの検問が行われてきた。
策を加える方法や、デバイス全体を円やＷなどの高比重
材で被覆してしまうなどの検問が行われてきた。
しかしながら、前者の方法は当然のことながら半導体回
路そのものの設計、製造を複雑にし、特に高密度、高速
素子ではそれによる制約が大きい。
路そのものの設計、製造を複雑にし、特に高密度、高速
素子ではそれによる制約が大きい。
一方接者の方法は、半導体デバイス全体が大型化し、重
量も大きくなるなどの問題点を有している。
量も大きくなるなどの問題点を有している。
また、パッケージにｈやＷの如き材料を接合することは
、セラミックパッケージの主体部を構成するＮ、０．と
の熱膨張係数の不整合が大きいために困難である。
、セラミックパッケージの主体部を構成するＮ、０．と
の熱膨張係数の不整合が大きいために困難である。
（４）問題点を解決するための手段
この発明は上記の点に鑑みてなされたものでその目的と
するところは、放射線の照射さら、には貫通による半導
体素子の誤動作を防止すべく該半導体素子を搭載したパ
ッケージの改良をはかったものである。
するところは、放射線の照射さら、には貫通による半導
体素子の誤動作を防止すべく該半導体素子を搭載したパ
ッケージの改良をはかったものである。
即ち、この発明は半導体素子を搭載したセラミックパッ
ケージの下面と搭載半導体素子の上面にＷを８０〜９５
重量％含有するＣＩＬ−Ｗ合金材料を接合したことを特
徴とするものである。
ケージの下面と搭載半導体素子の上面にＷを８０〜９５
重量％含有するＣＩＬ−Ｗ合金材料を接合したことを特
徴とするものである。
そして、これによって耐放射線性を著しく改善すること
が可能となったのである。
が可能となったのである。
即ち、この発明を図面について説明すると、第１図にお
いて、１は半導体素子、２は積層セラミック材料よりな
るパッケージ、４はボンディングワイヤー、５はリード
線である。
いて、１は半導体素子、２は積層セラミック材料よりな
るパッケージ、４はボンディングワイヤー、５はリード
線である。
そしてこの発明はセラミックパッケージ２の上下両面に
Ｗを８０〜９５重間％含有するｃｔｔ−ｗ合金材料３，
３を接合させたことが特徴であり、この合金材料層によ
って外界から半導体素子にまで至る放射線を遮蔽するこ
とができるのである。
Ｗを８０〜９５重間％含有するｃｔｔ−ｗ合金材料３，
３を接合させたことが特徴であり、この合金材料層によ
って外界から半導体素子にまで至る放射線を遮蔽するこ
とができるのである。
（５） 作 用
ここでＣｕ−Ｗ合金材料におけるＷの■を８０〜９５重
量％と限定したのは、放射線遮蔽効果の面から比重を１
５．６＞Ｊ以上と大きくし、かつパッケージの主体をな
すセラミック（一般には／Ｖ ２０３が多く用いられる
）との熱膨張係数を近似させることにより、大型の遮蔽
板のパッケージ主体への取（＝ｔ ＆プを可能にすると
ともに、半導体素子の搭１ｔｌｉ組立後の熱サイクルに
よる信頼性低下をも防止するためである。
量％と限定したのは、放射線遮蔽効果の面から比重を１
５．６＞Ｊ以上と大きくし、かつパッケージの主体をな
すセラミック（一般には／Ｖ ２０３が多く用いられる
）との熱膨張係数を近似させることにより、大型の遮蔽
板のパッケージ主体への取（＝ｔ ＆プを可能にすると
ともに、半導体素子の搭１ｔｌｉ組立後の熱サイクルに
よる信頼性低下をも防止するためである。
ここでＣｕ−Ｗ合金材料を第１図のＪ：うにパッケージ
の上面および下面にのみ用いたのは、半導体素子搭載セ
ラミックパッケージの設計上、斜め方向からくる放射線
については、パッケージの主体をなすセラミック中での
透過距離が大きくなるため、比重の小さいセラミック材
料でも十分に放射線遮蔽効果が期待できるためである。
の上面および下面にのみ用いたのは、半導体素子搭載セ
ラミックパッケージの設計上、斜め方向からくる放射線
については、パッケージの主体をなすセラミック中での
透過距離が大きくなるため、比重の小さいセラミック材
料でも十分に放射線遮蔽効果が期待できるためである。
なお、ここで用いるＣａ−Ｗ合金材料は、その効果より
Ｗと仮が夫々均一に分布していることが必要である。こ
のためには粉末冶金法によるのが最も好ましい。
Ｗと仮が夫々均一に分布していることが必要である。こ
のためには粉末冶金法によるのが最も好ましい。
なお、この発明で放射線の遮蔽を目的として用いるＷを
８０〜９５重量％含有するＣａ−Ｗ合金材料の形状につ
いては、半導体パッケージの全体設計に関連して、必ず
しも平板状のものを用いる必要はなく、各種の異形状の
ものを用いても差支えない。
８０〜９５重量％含有するＣａ−Ｗ合金材料の形状につ
いては、半導体パッケージの全体設計に関連して、必ず
しも平板状のものを用いる必要はなく、各種の異形状の
ものを用いても差支えない。
さらに、この発明のパッケージはシングルチップ型の積
層セラミックパッケージ、ガラス−セラミック封止型パ
ッケージ（ＣｅｒＤ １ｔ））に適用できることは勿論
であるが、マルチツブ型のセラミックパッケージへの適
用も可能である。
層セラミックパッケージ、ガラス−セラミック封止型パ
ッケージ（ＣｅｒＤ １ｔ））に適用できることは勿論
であるが、マルチツブ型のセラミックパッケージへの適
用も可能である。
また、この発明において、第１図はＣｕ−Ｗ合金材料を
半導体パッケージにおける上面の密閉封止用蓋材として
使用した例を示したが、上面での伍−Ｗ合金材料の使用
は、これに限定されるもので以上の結果からＷを８０〜
９５％含有するＣＬＬ−Ｗ合金をセラミックパッケージ
の密閉封止材として用いることにより耐放射峰性が良好
で、且つパッケージそのものの封止信頼性も良好な半導
体装置が得られることが認められた。
半導体パッケージにおける上面の密閉封止用蓋材として
使用した例を示したが、上面での伍−Ｗ合金材料の使用
は、これに限定されるもので以上の結果からＷを８０〜
９５％含有するＣＬＬ−Ｗ合金をセラミックパッケージ
の密閉封止材として用いることにより耐放射峰性が良好
で、且つパッケージそのものの封止信頼性も良好な半導
体装置が得られることが認められた。
第１図および第２図は８０〜９５％のＷを含有するＣｕ
−Ｗ合金材料を上、下面に接合したこの発明の実施例を
示す半導体パッケージの構造を示す断面図である。 １・・・半導体素子 ２，２′・・・セラミック材料
３・・・伍−Ｗ合金材料 ４・・・ボンディングワイヤ ５・・・リード線特許
出願人 住友電気工業株式会社 代 理 人 弁理士 和 １） 昭第１
図 第２図
−Ｗ合金材料を上、下面に接合したこの発明の実施例を
示す半導体パッケージの構造を示す断面図である。 １・・・半導体素子 ２，２′・・・セラミック材料
３・・・伍−Ｗ合金材料 ４・・・ボンディングワイヤ ５・・・リード線特許
出願人 住友電気工業株式会社 代 理 人 弁理士 和 １） 昭第１
図 第２図
Claims (2)
- （１）半導体素子を搭載したセラミックパッケージにお
いて、該セラミックパッケージの下面と搭載半導体素子
の上面にＷを８０〜９５重量％含有するＣｕ−Ｗ合金材
料を接合したことを特徴とする耐放射線性にすぐれた半
導体装置用パッケージ。 - （２）Ｗを８０〜９５重量％含有するＣｕ−Ｗ合金材料
による搭載半導体素子上面への接合は、これを密閉封止
材料としてのセラミック材料を介して行なうことを特徴
とする特許請求の範囲第１項記載の耐放射線性にすぐれ
た半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126063A JPS614249A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126063A JPS614249A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614249A true JPS614249A (ja) | 1986-01-10 |
Family
ID=14925705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126063A Pending JPS614249A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614249A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022669A3 (en) * | 1995-01-13 | 1996-09-26 | Space Electronics Inc | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| US6261508B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Method for making a shielding composition |
| US6262362B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6368899B1 (en) | 2000-03-08 | 2002-04-09 | Maxwell Electronic Components Group, Inc. | Electronic device packaging |
| US6455864B1 (en) | 1994-04-01 | 2002-09-24 | Maxwell Electronic Components Group, Inc. | Methods and compositions for ionizing radiation shielding |
| US6613978B2 (en) | 1993-06-18 | 2003-09-02 | Maxwell Technologies, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6720493B1 (en) | 1994-04-01 | 2004-04-13 | Space Electronics, Inc. | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| US7382043B2 (en) | 2002-09-25 | 2008-06-03 | Maxwell Technologies, Inc. | Method and apparatus for shielding an integrated circuit from radiation |
| US7696610B2 (en) | 2003-07-16 | 2010-04-13 | Maxwell Technologies, Inc. | Apparatus for shielding integrated circuit devices |
-
1984
- 1984-06-19 JP JP59126063A patent/JPS614249A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613978B2 (en) | 1993-06-18 | 2003-09-02 | Maxwell Technologies, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6858795B2 (en) | 1993-06-18 | 2005-02-22 | Maxwell Technologies, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6261508B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Method for making a shielding composition |
| US6262362B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6455864B1 (en) | 1994-04-01 | 2002-09-24 | Maxwell Electronic Components Group, Inc. | Methods and compositions for ionizing radiation shielding |
| US6720493B1 (en) | 1994-04-01 | 2004-04-13 | Space Electronics, Inc. | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| US5635754A (en) * | 1994-04-01 | 1997-06-03 | Space Electronics, Inc. | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| WO1996022669A3 (en) * | 1995-01-13 | 1996-09-26 | Space Electronics Inc | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| EP0803174A4 (en) * | 1995-01-13 | 1999-05-06 | Space Electronics Inc | RADIATION SHIELDING OF THE INTEGRATED CIRCUITS AND MULTICHIP MODULES IN METAL AND CERAMIC PACKINGS |
| US6368899B1 (en) | 2000-03-08 | 2002-04-09 | Maxwell Electronic Components Group, Inc. | Electronic device packaging |
| US6963125B2 (en) | 2000-03-08 | 2005-11-08 | Sony Corporation | Electronic device packaging |
| US7382043B2 (en) | 2002-09-25 | 2008-06-03 | Maxwell Technologies, Inc. | Method and apparatus for shielding an integrated circuit from radiation |
| US7696610B2 (en) | 2003-07-16 | 2010-04-13 | Maxwell Technologies, Inc. | Apparatus for shielding integrated circuit devices |
| JP4795948B2 (ja) * | 2003-07-16 | 2011-10-19 | マックスウェル テクノロジーズ， インク | 放射線遮へい集積回路デバイス、集積回路デバイスを遮へいする方法、及び、集積回路ダイを放射線から保護する高信頼性パッケージを作る方法 |
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