JPS614269A - 半導体構造体の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路（以下ＩＣという）及びその製造方法
に係シ、更に具体的に云うと、ＩＣチップ上の半導体デ
バイスの下方に埋設したフィールド・シールドを有する
半導体構造体及びその製造方法に係る。

〔従来技術〕

デバイスは小さい面積のチップ上に多数のデバイスを設
けるべくＩＣ上に高密度に実装すべきである。更に、デ
バイスはＩＣが高いスループットを呈する様に高速でな
ければならない。従来技術に於いては、でバイス間及び
デバイス及び基板間の漂遊容量によって速度が制限され
る。ＵＳＰ４３８８．１２１及びＵＳＰ４６１７６９０
の各明細書に示される様に、２個の別個の素子が同じ表
面領域を占め、それらの間の相互結線はその表面に敷線
されない様に多層構造体を用いる事によって面積を小さ
くする試みがなされてきた。しかしながらこの方法では
層間に容量が生じる。更に、これらのデバイスは通常半
導体基板上に設けるので、基板との間の容量を回避し難
い。成る場合には、ダイナミック・メモリ・セルに於け
る様に大きな−容量が必要とされる事に注目さ五たい。

もしもメモリ・セルの面積あたりの容量を増す事ができ
るならば、メモリ・セルの総面積を小さくする事ができ
、結果として高いチップ密度が得られる。面積の小さな
メモリ・セルに於いて大きな容量を用いる事により呈せ
られる他の利点はアルファ粒子に対して抵抗力がある事
である。以上から明らかな様に同じＩＣに於いて低容量
の領域と高容量の、領域とが同時に必要である。

基板容量を回避する１つの技術としてシリコン・オン・
サファイアの技術（’　ｓ　ｏ　ｓ　）がある。５Ｏ８
Ｋ於いては絶縁性のサファイア基板の上にシリコンの層
を成長させる。結果として基板容量は無視できる。しか
しなから、ｓｏｓでは相自大きな表面積を必要とする傾
向がみられ、多層ＳＯＳデバイスは一般的でない。

ＳＯ８の変形例としてＳ　１０２の層の上面にシリコン
層が形成されるシリコン・オン・インシュレ＝りの技術
（ＳＯ’Ｉ）がある。ＳＯＩについてはＲＣＡ　　Ｒｅ
ｖｉｅｗ、Ｖｏｌ、　４４　（１９８３年６月）のｐｐ
、　　２５ｏ−２６９ＶＣ開示されるＡ、　Ｊａｓｔｒ
ｚｅｂｌｌｋｉの”　Ｃｏｍｐａｒｉｓｏｎ　ｏｆ　Ｄ
ｊｆｆｅｒｅｎｔ　５ｏｌＴｅｃｈｎｏｌｏｃｒｉｅｓ
　：　Ａｓ５ｅｔｓ　　ａｎｄＬｉａｂｉｌｉｔｉｅｓ
”を参照されたい。

〔発明が解決しようとする問題点〕

本発明の目的は高密度のＩＣ並びにそれを製造するため
の方法を提供する事にある。

本発明の他の目的はＩＣチップ上に多層デバイスを形成
する方法を提供する事にある。

本発明の更に他の目的は同じｒｃチッグに高容量領域と
低容量領域とを設ける方法を提供する事にある。

〔問題点を解決するための手段〕

本発明に於いては、ＳＯＩ　　ＩＣにおけるエピタキシ
ャル領域から薄い誘電層によって分離した埋設導電フィ
ールド・シールドが用いられる。シード・ウェハ（種つ
エハン上にエピタキシャル層を成長させ、エピタキシャ
ル層」二に導電性シールドを付着させる。次に厚い石英
の層を付着させる。石英はメカニカル基板に対して機械
的に結合される。最初に用いたシード・ウェハを除去し
て、ＩＣを画成するためのエピタキシャル層を露出させ
る。フィールド・シールドはエピタキシャル層の下に位
置しており、高容量素子のため、埋設した敷線のため並
びに石英からの移動しやすいイオンのマイグレーション
に対してエピタキシャル層をシールドするために用いる
事ができる。

〔実施例〕

本発明はＩＣに於いて埋設フィールド・シールドを形成
する簡単な方法を提供する。埋設フィールド・シールド
はＩＣチップにおける半導体領域の下に配置される薄い
導電性の層であって、薄い゛誘電層によって半導体領域
から分離されている。

埋設したフィールド・シールドは例えばメモリ・セルに
用いる事ができ、所要の表面積を増す事なく能動デバイ
スの下に付加的な誘電層容量を形成する。

本発明の方法は、半導体材料に於いて埋設した絶縁層を
形成するための最近開発された技術に依存する。この方
法はＵＳＰ３５９５７１９及びＵＳＰ３９５９０４５の
明細書並びにＡｐｐ目ｅｄＰｈｙｓｉｃｓ　　Ｌｅｔｔ
ｅｒｓ、Ｖｏｌ、　４５＼Ｎｏ、　５　　（Ａｕｇｕｓ
ｔ　　１．１９８５）のｐｐ、　２６ろ−２６，５に開
示されるＫｉｍｕｒａ等の°’　ＥｐｉｔａｘｉａｌＦ
ｉｌｍ　　Ｔｒａｎｓｆｅｒ　　Ｔｅｃｈｎｉｑｕｅ　
　ｆｏｒ　　　　′Ｐｒｏｄｕｃｉｎｇ　　Ｓｉｎｇｌ
ｅ　　Ｃｒｙｓｔａｌ　　ＳｉＦｉｌｍ　　ｏｎ’ａｎ
　　Ｉｎｓｕｌａｔｉｎｇ　　５ｕｂｓｔｒａｔｅ”と
題する論文に開示される技術に基づくものである。２つ
のウェハのボンディングに関する他の文献としては、Ｕ
ＳＰ３３３２１ｊ７、ＵＳＰ４３８４８９９、ＵＳＰ４
３８９２７６等の明細書がある。

念のため従来技術を第２図ないし第４図を参照しながら
説明する。第２図のシード・ウエノ・２０は（１００）
シリコン基板ノ・２２かも作られる。

ウェハ２２は例えばＰ　ドーピングされているものとす
る。

シリコン・ウェハ２２の上にシリコンのエピタキシャル
層２４を成長させる。次に、ホウ素の豊富な石英を付着
する事によってエピタキシャル層２４の上に絶縁Ｎ２６
を形成する。この石英線シリコンの熱膨張係数と整合す
るボロシリケート・ガラスであってもよい。

第３図に示す様に、絶縁層２６がシリコン基板ウェハ２
８に隣接するようにシード・ウエノ・２０をシリコン基
板２８の上に配置する。次に、上記Ｌ７）ＵＳＰ”ｒ、
５９５７１９に開示される方法に従って、２つのウェハ
２０及び２８を陽極処理によって結合する。この結合に
より２つのウエノ・２０及び２８間に確実なハーメチッ
ク・シールが呈せられる。

次に結合したウエノ・２０及び２８はシリコン・ウェハ
２２の部分を除去し、第４図の構造体を得るために浸漬
エツチングさ、れる。この構造体は絶縁層２６によって
シリコン基板２８から分離されたエピタキシャル層２４
を有している。本発明の目的はその絶縁層２６の下に素
子を画成する方法を提供し、層２６の部分をフィールド
・バリヤとして用いる事にある。もしも陽極処理結合の
前に素子がシリコン基板２８内に於いて画成されたとす
ると、第４図の構造体のエピタキシャル表面には同等特
徴部分が施こされていないので、それらの素子に対する
整合が困難である点に注目されたい。

ＩＣの製造に於いて、通常ウエノ・は多数のダイスを含
んでいる。ウェハ６２」二の１つのダイス６０を第５図
に示す。そのダイスは２次元の矩形の密接してパックし
た構造に配列されている。しかしながら、各ダイス５０
のまわりにはいわゆるカーフ（ｋｅ、ｒｆ）領域５４が
あシ、ウェハの形成が完了すると、ダイス３０の間のカ
ーフ領域３４に切断刃があてられ、カーフ領域３４が破
壊される事によってダイスが分離される。本発明の一実
施例に於いては、半導体製造の異なるレベル間の適切な
位置合せを可能にするためにカーフ領域３４に整合ない
し整列マークを設ける。代替案として、ウェハ３２の周
辺領域に整列マークを設ける事も可能である。整列マー
クを設ける事が本発明の実施例に於ける初期段階の１つ
である。、。

本発明の第１実施例に於けるプロセスはｎ−もしくはｐ
−にドープされ、露出した（１００）面を有する、クリ
ーニング処理した標準的なシリコン・ウェハ６６に対し
て行なわれる。ウェハ６６は酸化物もしくはＳｉ　　Ｎ
　の様な背面保護層３８を有する。ウェハろ６の前面に
拡散マスク酸化物を成長させる。この酸化物に、フォト
レジスト・マスキング工程によって小さいブロッキング
酸化物領域４０．４２及び４４が残る様に開口が設けら
れる。酸化物領域４０−４４は第７図に示す整列マスク
となる。図示したパターンは５個のマークであるが、他
のパターンを用いる事も勿論可能である。全ての整列マ
ークは所定のカーフ領域６４かもしくはウェハの周辺に
設けられるべきである。ＩＣをうるために複数の組の整
列マークが必要であるが、各ダイス６０に隣接して設け
る必要はない。次いで、第８図に示す様に、複数の領域
４６．４８．５０及び５２からなる高精度エツチング停
止領域（以下ストップ領域という）を設けるためにＰ＋
ホウ素の付着及び拡散を実施する。

Ｐ＋ドーピング濃度は５ｘｉｏ　　７ｃｍ　　以上であ
る。ストップ領域４６はダイス３０の相当大きな領域を
占めている。

次に上面のブロッキング酸化物領域４０−４４を除去し
、第８図に示す様にシリコン・ウエノ・６６及びストッ
プ領域４６−５２の上にｎ型エピタキシャル層５４を成
長させる。

エピタキシャル層５４の上に標準のｎ　工くツタ層５６
を形成する。エミツタ層５６は全体的に拡散して設けて
もよいし、層５４にイオン注入する事によって形成して
もよい。所望ならば、エミツタ層５６に於いて、第７図
に示す整列マークを用いて更に他のデバイスを画成する
ために個々の領域が形成される様にマスクを設けてもよ
い。

次に、第９図に示す様にエミッタ領域５６の表面上に薄
いゲート誘電層５８を成長させるか、付着させる。誘電
層５８の厚さは任意である。薄い層だと高い容量が得ら
れるが、現在の技術によると欠陥を回避するために５ｎ
ｍの最小厚さが必要、　　　　　　　　　　　　　　　
　＋６．Ｌ　・　−ｔｏｍｘ　４　＊＊−ｃ　ｈｈ　”
Ｅ、’ｙ　＋７−ｙ　７ＫＮして十分な付滑力を呈する
ものが必要である。Ｓ　ｉＯ２の誘電層５８を用いる事
ができるが、付着性を呈するためのＳ　ｉ　Ｏ２の薄層
とよシ厚い３１３　Ｎ　４　　層を組合せたものを用い
る事もできる。第７図の整列マークは埋設されるが、上
をおおう層を通して見る事ができる。第９図に示す構造
体をうるためにこれらの整列マークを用いて、標準のフ
ォトリングラフ技術によってゲート誘電層５８をパター
ン化する。誘電層５８のパターン化によって開口６０及
び６２が得られる。これらの開口は後の工程で成長させ
るフィールド・シールドに対する接点部を画成する。第
９図には、短かい断面線Ｖ−■よシもより長い断面線■
−■に沿ったダイス３０の領域の大きな部分が含まれて
いる事に注目されたい。第９図は開口６０及び６２が整
列マークを画成するストップ領域４８−５２と一線をな
す様に示されているが、開口６０及び６２は任意の数で
よく、しかもカーフ領域３４内の整列マークの位置から
独立してダイス６０の領域内の任意の位置に設ける事が
できる。

第９図に示す実施例において、誘電層５８は一定の厚さ
のものが用いられている。しかしながら、ＩＣの一部の
みを高容量とし他の部分（フィールド・シールドがキャ
パシタとして用いられず敷線もしくは可動イオンに対す
るシールドのために用いられる部分）に於いて低い容量
が必要とされるならば、層５８を異った厚さを有する様
にパター／化しうる。

次にドープしたポリシリコンもしくはシリサイドあるい
は他の導体をゲート誘電層５８の上へ付着し、第１０図
に示す様にフォトリングラフによってフィールド・シー
ルド６４を形成する。一実施例に於いて、フィールド・
シールド６４はダイスの面積の大きな部分の上に設けて
ほぼＩＣ全体のフィールド・シールドが形成される。他
の実施例に於いては、フィールド・シールド６４は埋設
された敷線として用いられ、従ってパターンは複雑とな
る。

シード・ウェハの調製のだめの最終ステップに於いて、
ゲート誘電体層５８及びフィールド・シールド層６４の
上に絶縁ＳＯＩ層６６を付着させる。ＳＯＩ絶縁膚６６
は、スパッタリングもしくはＣＶＤを用いて全面に付着
されたホウ素の豊富なガラスであるべきである。その様
な材料の一例として石英がある。厚い石英層６６は成る
限度まで表面を平担化する傾向を示す事に注目されたい
。

石英はシリコンの熱膨張係数と適合すべきである。

この条件は１７％のホウ素を混入する事によって満足さ
れる。リンの豊富なガラスもしくはリン及びホウ素の組
合せを用いる事ができるが、熱的な適合のためにリンの
含有量をより多くする事が必要である。誘電体と半導体
との間の界面の劣化の故にナトリウムは用いるべきでな
い。石英の厚さは基板に対する容量を最小にするために
５−１０μｍの範囲にあるべきである。背面の保護層３
８はこの時点に於いて除去する。第１０図の構造体は第
２図のシード・ウェハ２０と類似のＳＯＩ製造に用いる
完成したシード・ウェハである。

次いで、第１０図のシード基板を第１１図に示す様に機
械的支持基板６８へ陽極処理によって結合（ａｎｏｄｊ
ｃ　　ｂｏｎｄｉｎｇ）する。基板６８は結晶性シリコ
ンのウェハを用いうる。７μｍＣＤ厚さの石英層のだめ
の結合電圧は３５−５０Ｖの範囲である。この結合工程
に於いては説明すべきいくつかの重要な点がある。フィ
ールド・シールド６４は結合工程中はシールド基板３６
と同電位であって、これによって薄い絶縁ゲート誘電体
５８に於いて静電界の生じる事が阻止される。フィール
ド・シールド６４に、於けるポリシリコンもしくは他の
材料は、ホウ素の豊富な石英６６からフィールド・シー
ルド６４の下の薄い誘電性の領域５８内へマイグレート
する可動イオンに対する拡散バリヤとなる。これらの可
動イオンはダイスの領域に於いて形成したデバイスの動
作に問題を生じる。

フィールド・シールド６４はその電気的特性のために用
いられるだけ−なく、石英６６からの可動イオンのマイ
グレーションに対する拡散バリヤとして用いられるので
ある。

ポリシリコン・フィールド・シールドが薄い絶−縁ゲー
ト層５８を保護しない領域は、エピタキシー　　　　　
ヤｖｌｉｉ、５４　ｃ７）１１６　Ｋあ、ｏ７．ッ７’
ｆＷｉ５６によって反転しない様に保護される。

第１０図に示す石英の表面の非均一性は陽極処理結合に
於いては大きな問題ではない。アルミニウムの敷線パタ
ーンの上において実際に陽極処理結合が実施されておシ
、その成功例が！Ｅ、ＥＥＴｒａｎｓａｃｔｉｏｎｓ　
　ｏｎ　　Ｅｌｅ’ｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ。

Ｖｏｌ、ＥＤ−２６、Ｎｏ、１２．１９．７９の第１９
１１頁等に報告されている。陽極処理結合の初期に於い
て大きなエネルギ密度のパルスを用いる事によって、石
英の平坦でない部分が微視的な再溶融状態を呈するだめ
の５６０°の温度まで局所的な結合個所の温度が上昇す
る事が示唆されている。

しかしながら、本発明者は局所的に高い圧力を加える事
によって結合界面に於ける突出部まわりの石英の粘度が
一時的に低下するものと考える。

石英６６と支持基板６８との間の界面に於いて静電界及
び微視的な溶融が生じ、これによってＩＥＥＥ　　Ｓｐ
ｅｃｔｒｕｍ（Ｓｅｐｔｅｍｂｅｒ　　１９８１　）の
第３３頁に開示されるＢａｒｔｈの”５ｉｌｉｃｏｎＳ
ｅｎｓｏｒｓ　Ｍｅｅｔ　　Ｉｎｔｅｇｒａｔｅｄ　Ｃ
１ｒｃｕｉｔｓ”と題する論文に指摘されている様な問
題が回避される。この問題は陽極処理結合によって生じ
る静電的な放電によって半導体に損傷をうける可能性が
あるという問題である。シード・ウエノ・のエピタキシ
ャル層５４は界面７０に於ける結合プロセスが行なわれ
る場所からずっと離れた場所で除去される。結合プロセ
スに於いて電気的な表面特性の劣化を被るのは機械的な
基板６８であって、シード・ウェハのシリコン基板６６
もしくはそのエピタキシャル層５４ではない。

次に第１１図の結合したウニ・・対を例えばＦＤＰ（エ
チレン・ジアミン・ピロカテコール）の様な異方性エツ
チング剤を用いて浸漬エツチングし、エッチ・バックと
称せられるプロセスによってＰ＋゛ゲート・エツチング
・ストップ領域４６壕でシード・ウェハにおけるシリコ
ン全部を除去する。このエッチ・バック・プロセスの間
、支持基板の背面は酸化物で保護しなければならない事
に注意されたい。エツチングをよシ敏蓮にするために、
エツチングの大部をカセイ溶液で行ない、最終的な異方
性エツチングをＦＤＰによって実施する。ＥＤＰエッチ
・バックは、ＥＤＰが１０１９／ａｍ３以下のドーピン
グ濃度のシリコンは容易にエツチングするが、５×１０
１９／ｃｍ３以上のドーピング濃度を有するＰ　エッチ
・ストップ領域のエツチングには有効でないという性質
を用いたものである。

生成された構造体を第１２図に示す。ウェハは第１１図
の状態に対して上下逆様になった状態で示されている。

しかしながら、整列マークの近辺に於いては、エツチン
グ・ストップ領域４６　＝　５　’２が連続してないの
で、その領域に於いてエピタキシャル層５４の内部へエ
ツチングが進行し、ピラミッド状の部分（以下ピラミッ
ドという）７０及び７２ができる。ピラミッド７０を第
１３図に拡大して示す。異方性エツチングによって、ピ
ラミッド７０の側面は５４，７°の角度の傾斜面となる
。

しかしながら、エツチングは誘電層５８との界面に於い
てストップし、ウエノ・が通常の時間を超過してエツチ
ング浴内に浸漬されても付加的なアンダーカットは生じ
ない。ピラミッド７０及び７２もしくはこれらの間の谷
部が、Ｐ＋エツチング・ストップ層４６の特徴部分のな
い表面に対する整列マークとなる。ピラミッド７０及び
７２は必然的に誘電層５８もしくはフィールド・シール
ド６４上に於いて予め画成されたノ（ターンと整合する
事になる。

第１図の構造体が得られる様にＨＮ’Ａ（フッ化水素酸
−硝酸−酢酸）のようなエツチング剤を１＝６二８の比
率で用いてＰ　エツチング・ストップ領域４６−５２を
除去する。Ｐ　ヶ−１・・エツチング・ストップ領域４
６がエツチングの精確な限度を画成する様に、成るドー
プくント濃度以上のシリコンのみをエツチングするエツ
チング剤を選択する。もしもエピタキシャル層５４が第
８図に示した様に全つエノ・上にブランケット状に設け
られるならば、最終的なエツチング段階に於いて、第１
図に示す様に、エピタキシャル層５４の下にピラミッド
７０及び７２のアンダーカット部分カー　　　゛　　　
　１きる・一方・もしも゛　層５６のイ寸着力゛第１４
図に示す様に整列マークのまわシに於いてマスクされる
ならば、一層５６のない整列凹部が得られる。エツチン
グ・ストップ層４６に対するＨＮＡエツチングは全くｎ
土層５６には達しないので、アンダーカットが回避でき
る。このｎ土層５６の付加的なマスクはダイス３０の領
域内の埋設されたデバイスの製造のためにも用いる事が
できる。

整列マークはカーフ領域３４に現われるので、それらは
ダイシングの際に消滅し、どれだけ埋設構造体に対する
整合が達成されたかは示されない事に注目された〜・。

上記の方法によってトランジスタを作ったが、受は容れ
難いような電流の漏洩を生じる事が発見された。エツチ
ング・ストップ領域４６−５２が３×１０１９／ｃｍ３
以上のドーピング・レベルｅ［する場合、その内部に於
いて結晶のすべり（ｓ　ｌ　ｉ　ｐ）が生じる事が判定
された。このすべり欠陥はエピタキシャル層５４を通し
て伝播し、劣化が認められた。従って、本発明の第２の
実施例が異ったエツチング・ストップ技術並びに背面整
合のためのレーザースクライブを用いて開発された。

第２実施例に於ける製造工程は、第１５図に示す濃密に
ドープしたＰ十シード基板８０を用いて開始する。この
基板上にｎ−エピタキシャル層５４を成長させる。この
実施例に於いては明確なエツチング・ストップ領域は存
在しないが、軽度にドープしたわ一エピタキシャル層５
４と濃密にドープしたＰ十シード基板８０との間の界面
８２が後述するエツチング・ストップ特性を呈する。次
いで第１実施例の様にｎ十エミッタ層５６及び薄℃・誘
電層５８を成長させる。

この時点に於いて誘電層５８　ｌ＝に整列マークを設け
るためにレーザを用いる。レーザ・スクライブ技術の利
点はスクライブしたマークが誘電層５８の表面から少く
ともエピタキシャル層５４を通して移動し、よって前面
と後面の位置合せができる点にある。

例えばエミツタ層５６の画成を含む任意所望の画成を行
なうためにレーザでスクライブした整列マークを用いて
同様の手順によってフィールド・シールド６４及びホウ
素の豊富な石英６６を形成する。次に、シード基板８０
を接地した状態で電圧プローブ８４に電圧を印加する事
によって・シリコンの機械的支持基板６８を石英６６に
対して陽極処理結合する。

１：３：８の比率の前述のＨＮＡを用いてシード基板８
０のエッチ・バックを行なう。ＨＭＡは等方性のエツチ
ング剤であって、濃密にドープしたＰ＋もしくはｎ　の
シリコンをエツチングする。

しかしながら、ＨＮ　Ａ・は１Ｄ１８／Ｃｍ６以下にド
ープしたシリコンを顕著にはエツチングしない。界面８
′２に於けるＰ／ｎ接合によってエツチング・ストップ
特性が改善される。シリコンの支持基板６８のエツチン
グを阻止するために、該基板の背面をエッチ・バック工
程の間酸化物で保護する。

しかしながら、ＨＮＡはシリコン酸化物を成る程度はエ
ツチングする。従って、エツチングを２°りのステップ
に分ける。エツチングの最初の主要部分をカセイ溶液で
行ない、エツチングの最終的な部分をＨＭＡで実施して
精確なエツチング・ストップ特性を呈せしめる。支持基
板６８の、酸化物保護層のエツチングはその保護層を貫
通する程には行なわれない。エッチ・パックを行った後
の構造体を第１６図に図示する。該図に於いて、レーザ
・スクライブした位置合せマークは示されてない。

これらのマークは特徴部分のな諭エピタキシャル層５４
の上面から見る事ができる。これらのエツチング・マー
クはフィールド・シールド６４並びにエミツタ層５８に
画成されたパターンと整合される。第１６図の構造体は
整列マークを除いて第１図の構造体に類似している事が
わかる。

この時点に於いて、第１図もしくは第１６図の基板のエ
ピタキシャル層５４の滑性表面を有するダイス３０の領
域並びにそのダイス領域の下の埋設されたフィールド・
シールド領域６４を有する領域に対して通常の処理プロ
セスが実施される。見えない誘電体層５８及びフィール
ド・シールドからなる埋設された構造体に対す゛る高精
度の位置合せマークとして前述のピラミッド７０及び７
２もしくはレーザー　　　　　　　　　・スクライプ部
を用いる。構成要素として絶縁層５８及びフィールド・
シールド６４０両者を用いて例えばコンデンサの様なデ
バイスを作る事ができるように、誘電層５８の上のｎ　
領域５６に対して描画処理を行なう。

本発明の基板を用いて形成されるＩＣの一例を第１７図
に示す。２つの記憶セル９０及び９２は夫々拡散されだ
ｎ＋領域９４、Ｐ領域９６及びエピタキシャルｎ領域９
８からなる垂直形トランジスタを有している。エピタキ
シャル”　領域９８　ハ第１３図及び第１４図の基板の
エピタキシャル層５４の一部である。エピタキシャルｎ
　領域９８の下は第１図及び第１６図のエミッタ・ステ
ップ層５６から形成されるｎ　層１００である。大きな
容量を有する記憶ノードが、ｎ　層１００、薄い誘電層
１０２並びに埋設フィールド・シールド１０４でもって
形成される。誘電層１０２及びフィールド・シールド１
０４は第１図及び第１６図の対応する成分５８及び６４
と同じものである。フィールド・シールド１０４はフィ
ールド・シールド・リーチスルー即ち接点部１０６及び
１０８によって表面部へ接続される。サポート用のトラ
ンジスタ１１０及び１１２もフィールド・シールド１０
４から離れた領域に形成される。トランジスタ１１０は
ｎ　領域１１４、ｐ領域１１６及びｎエピタキシャル層
１１８で構成される。拡散した＋　＋）−チスルー１２
２で表面部へ接続される一層１２０によって、ｎエピタ
キシャル層１１８に対する平坦な接点が与えられる。サ
ポート用のトランジスタ１１０及び１１２、フィールド
・シールド接点、１０６及び１０８並びに記憶セルは全
て表面部から誘電層５８にかけて伸びる誘電溝部１２４
によって分離される。

〔発明の効果〕

本発明によシＩＣチップに於いて極めて高い密度で多層
デバイスを形成するために用いられる半導体構造体並び
にそれを製造するための簡単な方法が提供される。

【図面の簡単な説明】

第１図は本発明の第１実施例の方法によって形成した構
造体を示す図、第２図ないし第４図は従来技術を説明す
る図、第５図はダイス及びカーフ領域を示す図、第６図
は本発明の第１実施例の初期工程を説明する図、第７図
はウェハ上の整列マークを示す図、第８図ないし第１５
図は第１図の構造体をうるための第１実施例の工程を示
す図、第１４図は整列マークの一例を示す図、第１５図
及び第１６図は本発明の第２実施例の工程を示す図、第
１７図は本発明の方法によって得られる回路を説明する
図である。 ５４・・・・エピタキシャル層、５６・・・・ｎ　層、
５８・・・・誘電体層、６４・・・・フィールド・シー
ルド、６６・・・・ホウ素の豊富な石英、６８・・・・
支持基板、７０．７２・・・・ピラミッド。 出願人　　インタづしｅナル・ヒタス・マンーンズ・コ
ーホＶづタン代理人　弁理士　　岡　　　１）　　次　
　　生（外１名） 第２Ｎ 第８図 第４図 第６図 区　　　　　　　　　　　区 〇− 脈　　　　　　　　　　　法 第１８図 第１４図 −↓− Ｉ、４ｔ−−−一−−−−− ６Ｂｔ　’ 手続補正書（肱） 昭和６０年　６月λ／日

Claims (2)

【特許請求の範囲】
1. （１）エピタキシャル半導体層と、 上記エピタキシャル半導体層の一面を覆う様に設けた第
   １の誘電体層と、 上記第１の誘電体層の所定領域に設けた導電材よりなる
   フィールド・シールド層と、 上記フィールド・シールド層の所定領域から上記第１の
   誘電体層を通り、上記エピタキシャル半導体層にのびる
   上記フィールド・シールド層の延長部分と、 上記フィールド・シールド層並びに上記第１の誘電体層
   を覆う第２の誘電体層と、 上記第２の誘電体層に対して結合された基板とを有する
   事を特徴とする半導体構造体。
2. （２）第１の基板上にエピタキシャル半導体層を形成し
   上記エピタキシャル半導体層の上に第１の誘電体層を設
   けるとともに上記エピタキシャル半導体層の所定の領域
   を露出する様に上記第１の誘電体層をパターン化し、 上記第１の誘電体層の所定領域並びに上記エピタキシャ
   ル半導体層の所定の領域を覆うように導電材よりなるフ
   ィールド・シールド層を形成し、上記フィールド・シー
   ルド層並びに上記第１の誘電体層の露出部を第２の誘電
   体層で被覆し、上記第２の誘電体層に対して第２の基板
   を結合して結合構造体を形成し、 上記結合構造体から上記第１の基板を除去する工程を含
   む半導体構造体の製造方法。