JP3141621B2 - 誘電体分離構造を備えた半導体基板 - Google Patents
誘電体分離構造を備えた半導体基板Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、モノリシックＩＣ回路
などのに適用する誘電体分離構造を備えた半導体基板に
関する。
などのに適用する誘電体分離構造を備えた半導体基板に
関する。
【０００２】
【従来の技術】一枚の半導体基板上に複数の能動素子，
受動素子が集積して形成されているモノリシックＩＣ回
路では、素子領域（アイランド）の相互間を分離するた
めの技術として、ＰＮ接合分離法のほかに溝充填分離
法，誘電体分離法などの各種分離法が知られており、特
に誘電体分離法はＰＮ接合分離法と比べて、極めて小さ
な分離容量と大きな分離耐圧，ラッチアップ防止効果，
および高集積密度化が得られることから多く採用されて
いる。
受動素子が集積して形成されているモノリシックＩＣ回
路では、素子領域（アイランド）の相互間を分離するた
めの技術として、ＰＮ接合分離法のほかに溝充填分離
法，誘電体分離法などの各種分離法が知られており、特
に誘電体分離法はＰＮ接合分離法と比べて、極めて小さ
な分離容量と大きな分離耐圧，ラッチアップ防止効果，
および高集積密度化が得られることから多く採用されて
いる。
【０００３】また、誘電体分離構造を備えた半導体基板
（以下「誘電体分離基板」と呼称する）として、シリコ
ン酸化膜を挟んで二枚のシリコン基板を張り合わせた上
で、その片面に素子領域の周囲を囲んで前記シリコン酸
化膜に達する断面矩形状の分離溝をトレンチエッチング
により形成するとともに、該分離溝の溝内側面に酸化膜
を形成した後に、ＣＶＤ法により分離溝内にポリシリコ
ン（多結晶シリコン）を埋め込み、さらに基板表面に堆
積したポリシリコンをエッチバック，研磨などにより除
去して平坦化した構成のものが知られている。
（以下「誘電体分離基板」と呼称する）として、シリコ
ン酸化膜を挟んで二枚のシリコン基板を張り合わせた上
で、その片面に素子領域の周囲を囲んで前記シリコン酸
化膜に達する断面矩形状の分離溝をトレンチエッチング
により形成するとともに、該分離溝の溝内側面に酸化膜
を形成した後に、ＣＶＤ法により分離溝内にポリシリコ
ン（多結晶シリコン）を埋め込み、さらに基板表面に堆
積したポリシリコンをエッチバック，研磨などにより除
去して平坦化した構成のものが知られている。
【０００４】次に、前記誘電体分離基板の一般的な製造
方法を図３により説明する。図３（ａ）において、１は
半導体素子を作り込む単結晶シリコン基板、２は支持基
板としてのシリコン基板、３はシリコン基板１と２の間
に埋めこまれたシリコン酸化膜（SIＯ2 ) である。ま
ず、シリコン基板１に対し熱酸化により裏面側にシリコ
ン酸化膜３を形成する。続いてシリコン酸化膜３を介し
てシリコン基板１に支持基板となるシリコン基板２を重
ね合わせ、さらに熱処理を施してＳＯＩ（Silicon on I
nsulator) ウェハ４を形成した後に、シリコン基板１の
表面にエッチングマスク層（例えば二酸化シリコン，窒
化シリコン）５を形成し、かつ該マスク層に素子領域の
周囲を囲むようパターン設計した分離溝形成領域を窓開
けする。
方法を図３により説明する。図３（ａ）において、１は
半導体素子を作り込む単結晶シリコン基板、２は支持基
板としてのシリコン基板、３はシリコン基板１と２の間
に埋めこまれたシリコン酸化膜（SIＯ2 ) である。ま
ず、シリコン基板１に対し熱酸化により裏面側にシリコ
ン酸化膜３を形成する。続いてシリコン酸化膜３を介し
てシリコン基板１に支持基板となるシリコン基板２を重
ね合わせ、さらに熱処理を施してＳＯＩ（Silicon on I
nsulator) ウェハ４を形成した後に、シリコン基板１の
表面にエッチングマスク層（例えば二酸化シリコン，窒
化シリコン）５を形成し、かつ該マスク層に素子領域の
周囲を囲むようパターン設計した分離溝形成領域を窓開
けする。
【０００５】次に、図３（ｂ）のように、エッチングマ
スク層５の窓開け部から反応性イオンエッチングなどに
よるトレンチエッチングを施してシリコン酸化膜３に達
する断面矩形状の分離溝６を形成し、続いて熱酸化によ
り、図３（ｃ）のように分離溝６の溝内側壁にシリコン
酸化膜７を形成する。次に図３（ｄ）のように、ＳＯＩ
ウェハ４に対して減圧ＣＶＤ法などによりシリコン基板
１の表面側からポリシリコン層８を堆積させて前記分離
溝６に充填させた後、続いてシリコン基板１の表面側に
エッチバックを施して基板表面のポリシリコン層８を除
去するとともに、さらにフッ酸洗浄により基板表面のシ
リコン酸化膜を除去する。これにより、図３（ｅ）で示
すように、シリコン基板１にはシリコン酸化膜３，７お
よびポリシリコン層８で分離された素子領域（アイラン
ド）９が形成されることになる。なお、前記誘電体分離
基板に対しては、各素子領域８ごとにトランジスタ，ダ
イオードなどの素子を作り込み、さらに各素子間を相互
接続してモノリシックＩＣ回路を構成する。
スク層５の窓開け部から反応性イオンエッチングなどに
よるトレンチエッチングを施してシリコン酸化膜３に達
する断面矩形状の分離溝６を形成し、続いて熱酸化によ
り、図３（ｃ）のように分離溝６の溝内側壁にシリコン
酸化膜７を形成する。次に図３（ｄ）のように、ＳＯＩ
ウェハ４に対して減圧ＣＶＤ法などによりシリコン基板
１の表面側からポリシリコン層８を堆積させて前記分離
溝６に充填させた後、続いてシリコン基板１の表面側に
エッチバックを施して基板表面のポリシリコン層８を除
去するとともに、さらにフッ酸洗浄により基板表面のシ
リコン酸化膜を除去する。これにより、図３（ｅ）で示
すように、シリコン基板１にはシリコン酸化膜３，７お
よびポリシリコン層８で分離された素子領域（アイラン
ド）９が形成されることになる。なお、前記誘電体分離
基板に対しては、各素子領域８ごとにトランジスタ，ダ
イオードなどの素子を作り込み、さらに各素子間を相互
接続してモノリシックＩＣ回路を構成する。
【０００６】
【発明が解決しようとする課題】ところで、前記の誘電
体分離基板を製造する際に、従来の構成では分離溝６に
ポリシリコン層８を埋め込む場合に、その全周域を完全
に埋め尽くすにはポリシリコンを予想以上に堆積させな
ければならないといった問題がある。次に、このことを
図４，図５で説明する。すなわち、図４でＳＯＩウェハ
４のシリコン基板１に形成した分離溝６に対し、減圧Ｃ
ＶＤ法によりポリシリコン層８を充填すると、シリコン
基板１の表面，分離溝６の側壁面に対してポリシリコン
層８は一様な成長速度で堆積していく。なお、図中のｗ
1 〜ｗ4 はポリシリコン層８の経時的な成長を模式的に
表したものである。ここで、分離溝６の溝幅をＷ，溝深
さをＤとすると、理想的にはポリシリコン層８の堆積厚
さがＷ／２になったところで分離溝６が完全に埋め尽く
され、かつ基板表面側での堆積層も平坦になる。
体分離基板を製造する際に、従来の構成では分離溝６に
ポリシリコン層８を埋め込む場合に、その全周域を完全
に埋め尽くすにはポリシリコンを予想以上に堆積させな
ければならないといった問題がある。次に、このことを
図４，図５で説明する。すなわち、図４でＳＯＩウェハ
４のシリコン基板１に形成した分離溝６に対し、減圧Ｃ
ＶＤ法によりポリシリコン層８を充填すると、シリコン
基板１の表面，分離溝６の側壁面に対してポリシリコン
層８は一様な成長速度で堆積していく。なお、図中のｗ
1 〜ｗ4 はポリシリコン層８の経時的な成長を模式的に
表したものである。ここで、分離溝６の溝幅をＷ，溝深
さをＤとすると、理想的にはポリシリコン層８の堆積厚
さがＷ／２になったところで分離溝６が完全に埋め尽く
され、かつ基板表面側での堆積層も平坦になる。
【０００７】しかしながら、現実には基板表面の全体で
ポリシリコン層８を平坦にするためには、Ｗ／２を超え
る余分な堆積厚さが必要であり、その理由は次の点にあ
る。すなわち、従来の誘電体分離基板では、素子領域９
の周囲を囲む分離溝６が図５（ａ),（ｂ）で示すように
直線溝を組合わせた方形状パターンで形成されており、
（ａ）における分離溝６のコーナ部，および（ｂ）にお
ける溝の交差部では、分離溝６の対角溝幅ＷC が他の直
線部の溝幅Ｗと比べて略1.４倍になる。このために、Ｃ
ＶＤ法によりポリシリコン層８を堆積させていく過程
で、堆積層厚さをＷ／２としただけでは、前記した分離
溝６のコーナ部，交差部を完全に埋め尽くすことができ
ず、分離溝６の全周域を全て完全に埋め尽くすにはＷ／
２の堆積厚さを超えてさらに余分にポリシリコンを堆積
させる必要がある。しかも、このようにポリシリコンを
余分に堆積させることは、材料の使用量が増すほか、後
処理として行うエッチバック工程にも影響して基板の平
坦化を困難にするし、ひいては製造コストをアップさせ
る要因にもなる。
ポリシリコン層８を平坦にするためには、Ｗ／２を超え
る余分な堆積厚さが必要であり、その理由は次の点にあ
る。すなわち、従来の誘電体分離基板では、素子領域９
の周囲を囲む分離溝６が図５（ａ),（ｂ）で示すように
直線溝を組合わせた方形状パターンで形成されており、
（ａ）における分離溝６のコーナ部，および（ｂ）にお
ける溝の交差部では、分離溝６の対角溝幅ＷC が他の直
線部の溝幅Ｗと比べて略1.４倍になる。このために、Ｃ
ＶＤ法によりポリシリコン層８を堆積させていく過程
で、堆積層厚さをＷ／２としただけでは、前記した分離
溝６のコーナ部，交差部を完全に埋め尽くすことができ
ず、分離溝６の全周域を全て完全に埋め尽くすにはＷ／
２の堆積厚さを超えてさらに余分にポリシリコンを堆積
させる必要がある。しかも、このようにポリシリコンを
余分に堆積させることは、材料の使用量が増すほか、後
処理として行うエッチバック工程にも影響して基板の平
坦化を困難にするし、ひいては製造コストをアップさせ
る要因にもなる。
【０００８】本発明は上記の点にかんがみなされたもの
であり、その目的は、分離溝の形成パターンを改良する
ことにより、ＣＶＤ法により分離溝にポリシリコンを埋
め込む際に必要最小限の堆積厚さで分離溝を過不足なく
埋め尽くせることができるようにした誘電体分離基板を
提供することにある。
であり、その目的は、分離溝の形成パターンを改良する
ことにより、ＣＶＤ法により分離溝にポリシリコンを埋
め込む際に必要最小限の堆積厚さで分離溝を過不足なく
埋め尽くせることができるようにした誘電体分離基板を
提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の誘電体分離基板においては、素子領域の相
互間に形成した分離溝を、その全周域で同じ溝幅に形成
するものとする。そして、その具体的な構成としては、
分離溝のコーナ部を溝の内周と外周が同心円になる円弧
状の溝パターンで形成するものとする。
に、本発明の誘電体分離基板においては、素子領域の相
互間に形成した分離溝を、その全周域で同じ溝幅に形成
するものとする。そして、その具体的な構成としては、
分離溝のコーナ部を溝の内周と外周が同心円になる円弧
状の溝パターンで形成するものとする。
【００１０】また、前記構成においては、分離溝を各素
子領域ごとに独立して形成し、かつ分離溝で分離された
素子領域の相互間にダミー領域を形成して実施する。
子領域ごとに独立して形成し、かつ分離溝で分離された
素子領域の相互間にダミー領域を形成して実施する。
【００１１】
【作用】上記の構成によれば、分離溝に対しＣＶＤ法に
よりポリシリコンを堆積させて溝を充填する過程で、堆
積厚さが溝幅の１／２厚に達するとコーナ部を含めた分
離溝の全周域が完全にポリシリコン層で埋め尽くされる
とともに、シリコン基板の表面に堆積したポリシリコン
層も平坦化し、分離溝に対するポリシリコンの充填が過
不足なく行われることになる。また、特に分離溝を各素
子領域ごとに独立して形成し、かつ分離溝で分離された
素子領域の相互間にダミー領域を形成することにより、
分離溝同士が交差し合うのを避けることができる。
よりポリシリコンを堆積させて溝を充填する過程で、堆
積厚さが溝幅の１／２厚に達するとコーナ部を含めた分
離溝の全周域が完全にポリシリコン層で埋め尽くされる
とともに、シリコン基板の表面に堆積したポリシリコン
層も平坦化し、分離溝に対するポリシリコンの充填が過
不足なく行われることになる。また、特に分離溝を各素
子領域ごとに独立して形成し、かつ分離溝で分離された
素子領域の相互間にダミー領域を形成することにより、
分離溝同士が交差し合うのを避けることができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、図示例の誘電体分離基板は図３で説明した
製造方法で製作される。まず、図１において、素子領域
８の周囲を囲んでＳＯＩウェハ４のシリコン基板にトレ
ンチエッチングした分離溝６は、直線状の溝部と円弧状
パターンを呈するコーナ溝部を連ねて形成されており、
その溝幅は全周域で同じ溝幅Ｗとなるように設計されて
いる。すなわち、分離溝６のコーナ部においては、素子
領域９の内側から見た溝内周（曲率半径ｒ1)と溝外周
（曲率半径ｒ2)とが同心円であり、かつ曲率半径ｒ1 と
ｒ2 との差ｒ2 −ｒ1 が直線部と同じ溝幅Ｗになるよう
定めてある。
する。なお、図示例の誘電体分離基板は図３で説明した
製造方法で製作される。まず、図１において、素子領域
８の周囲を囲んでＳＯＩウェハ４のシリコン基板にトレ
ンチエッチングした分離溝６は、直線状の溝部と円弧状
パターンを呈するコーナ溝部を連ねて形成されており、
その溝幅は全周域で同じ溝幅Ｗとなるように設計されて
いる。すなわち、分離溝６のコーナ部においては、素子
領域９の内側から見た溝内周（曲率半径ｒ1)と溝外周
（曲率半径ｒ2)とが同心円であり、かつ曲率半径ｒ1 と
ｒ2 との差ｒ2 −ｒ1 が直線部と同じ溝幅Ｗになるよう
定めてある。
【００１３】かかる構成により、図３で説明したよう
に、ＣＶＤ法によってポリシリコン層８を堆積させて分
離溝６を埋め込む過程で、図４で述べたように溝幅Ｗに
対してポリシリコン層８の堆積厚さがＷ／２に達したと
ころで、分離溝６が過不足なく完全に埋め尽くされると
ともに、シリコン基板の表面に堆積したポリシリコン層
も平坦化さるようになる。
に、ＣＶＤ法によってポリシリコン層８を堆積させて分
離溝６を埋め込む過程で、図４で述べたように溝幅Ｗに
対してポリシリコン層８の堆積厚さがＷ／２に達したと
ころで、分離溝６が過不足なく完全に埋め尽くされると
ともに、シリコン基板の表面に堆積したポリシリコン層
も平坦化さるようになる。
【００１４】また、図２は前記実施例を発展させた応用
実施例を示すものであり、ＳＯＩウェハ４に対して素子
領域９を碁盤目状に配列して形成する場合に、各素子領
域９ごとに分離溝６を独立して形成し、素子領域９の相
互間には分離溝６を隔ててダミー領域１０を形成するよ
うにしている。この分離溝パターンによれば、分離溝同
士が交差し合うことが避けられ、図５（ｂ）で述べたよ
うな不具合が生じるのを回避できる。
実施例を示すものであり、ＳＯＩウェハ４に対して素子
領域９を碁盤目状に配列して形成する場合に、各素子領
域９ごとに分離溝６を独立して形成し、素子領域９の相
互間には分離溝６を隔ててダミー領域１０を形成するよ
うにしている。この分離溝パターンによれば、分離溝同
士が交差し合うことが避けられ、図５（ｂ）で述べたよ
うな不具合が生じるのを回避できる。
【００１５】
【発明の効果】以上述べたように、本発明によれば、誘
電体分離基板に形成した素子間の分離溝に対して、ＣＶ
Ｄ法により溝内にポリシリコンを充填する際に、必要最
小限の堆積厚さで分離溝の全周域を過不足なく平坦に埋
め尽くすことができる。したがって、分離溝の埋め込み
工程の合理化に加えて、製造コストの低減化が図れるな
ど、実用的価値の高い誘電体分離構造を備えた半導体基
板を提供することができる。
電体分離基板に形成した素子間の分離溝に対して、ＣＶ
Ｄ法により溝内にポリシリコンを充填する際に、必要最
小限の堆積厚さで分離溝の全周域を過不足なく平坦に埋
め尽くすことができる。したがって、分離溝の埋め込み
工程の合理化に加えて、製造コストの低減化が図れるな
ど、実用的価値の高い誘電体分離構造を備えた半導体基
板を提供することができる。
【図１】本発明の実施例による誘電体分離基板の部分平
面図
面図
【図２】本発明の応用実施例による誘電体分離基板の部
分平面図
分平面図
【図３】誘電体分離基板の一般的な製造方法の説明図で
あり、（ａ）〜（ｅ）は製造工程順に表した誘電体分離
基板の断面図
あり、（ａ）〜（ｅ）は製造工程順に表した誘電体分離
基板の断面図
【図４】誘電体分離基板の分離溝に対し、ＣＶＤ法によ
り溝をポリシリコンで充填する際の堆積厚さの経時的な
成長を模式的に表した図
り溝をポリシリコンで充填する際の堆積厚さの経時的な
成長を模式的に表した図
【図５】従来における誘電体分離基板に形成した分離溝
のパターンを表す図であって、（ａ）は分離溝のコーナ
部の平面図、（ｂ）は分離溝の交差部の部分平面図
のパターンを表す図であって、（ａ）は分離溝のコーナ
部の平面図、（ｂ）は分離溝の交差部の部分平面図
１ シリコン基板 ２ シリコン基板（支持基板） ３ シリコン酸化膜 ４ ＳＯＩウェハ ６ 分離溝 ７ 溝内側壁のシリコン酸化膜 ８ ポリシリコン ９ 素子領域 １０ ダミー領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−330765（ＪＰ，Ａ) 特開 平４−127148（ＪＰ，Ａ) 特開 平１−187944（ＪＰ，Ａ) 特開 平３−62946（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12
Claims (1)
- 【請求項１】シリコン酸化膜を挟んで二枚のシリコン基
板を張り合わせ、かつその片面に素子領域の周囲を囲ん
で前記シリコン酸化膜に達する断面矩形状の分離溝を形
成するとともに、該分離溝の溝内側面に酸化膜を形成し
た上でＣＶＤ法により溝内を埋め尽くすようにポリシリ
コンを堆積し、さらに基板表面に堆積したポリシリコン
を除去して平坦化した誘電体分離構造を備えた半導体基
板において、前記分離溝をその全周域で同じ溝幅に形成
し、分離溝のコーナ部を、溝の内周と外周が同心円にな
る円弧状の溝パターンで形成し、分離溝を各素子領域ご
とに独立して形成し、かつ分離溝で仕切られた素子領域
の相互間にダミー領域を形成したことを特徴とする誘電
体分離構造を備えた半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05124568A JP3141621B2 (ja) | 1993-05-27 | 1993-05-27 | 誘電体分離構造を備えた半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05124568A JP3141621B2 (ja) | 1993-05-27 | 1993-05-27 | 誘電体分離構造を備えた半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334029A JPH06334029A (ja) | 1994-12-02 |
| JP3141621B2 true JP3141621B2 (ja) | 2001-03-05 |
Family
ID=14888706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05124568A Expired - Fee Related JP3141621B2 (ja) | 1993-05-27 | 1993-05-27 | 誘電体分離構造を備えた半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141621B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5431638B2 (ja) * | 2006-10-27 | 2014-03-05 | ローム株式会社 | 半導体集積回路 |
| CN102627252B (zh) * | 2012-04-19 | 2014-12-10 | 西北工业大学 | 用于沟道填充的新型沟道隔离槽 |
| CN110880502B (zh) * | 2018-09-05 | 2022-10-14 | 无锡华润上华科技有限公司 | 半导体结构及电机驱动装置 |
-
1993
- 1993-05-27 JP JP05124568A patent/JP3141621B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06334029A (ja) | 1994-12-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |