JPS6142803B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、アナログ信号をデイジタル信号に
変換しこのデイジタル信号によつてサーマルヘツ
ドアレイのうちの所望のサーマルヘツドを選択し
て感熱記録紙上に記録し、もとのアナログ信号の
波形を感熱記録紙上に描画するサーマルヘツドア
レイに関し、特にサーマルヘツドアレイ中の同一
サーマルヘツドに加熱電力が連続して加えられて
当該サーマルヘツドの温度上昇が過度になること
を防止する加熱制御装置に関するものである。

第１図はこのようなサーマルヘツドアレイの一
例を示すブロツク図で、１はアナログ信号の入力
端子、２は増幅器、３はアナログデイジタル変換
器（以下ADコンバータと称する）である。ADコ
ンバータ３においてCLKはクロツク入力端子で
P₁₅（後節で説明する）で示すサンプリング時点
で入力アナログ信号を８ビツトのデイジタル信号
に変換して出力する。この８ビツトを下位のビツ
トから順に、ａ，ｂ，…ｇ，ｈで表す。４は制御
回路、５はスイツチ素子群、６はサーマルヘツド
アレイで、図に示す例では抵抗体からなる256個
のサーマルヘツド（（6000），…（6255）で示す）
の配列から構成される。７は電源である。

第１図の紙面が感熱記録紙（図示せず）の面に
相当し、サーマルヘツドアレイ６は記録紙上に載
置されて運動することなく記録紙はサーマルヘツ
ドの配列に直角な方向に紙送りされる。２進８ビ
ツトのデイジタル信号ａ，…ｈをデコードすれば
０〜255（第１図に（4000），…（4255）で示す）
の256段階の信号を得、この信号によりスイツチ
素子群５を介して対応するサーマルヘツドを加熱
しその位置に記録することができる。各サンプリ
ング時点におけるアナログ信号の振幅はデイジタ
ル信号ａ，…ｈによつて０〜255の256段階に表さ
れ、これが各サーマルヘツドの配列位置によつ
て、もとのアナログ信号に比例する量として記録
されるので、サーマルヘツドアレイを静止させた
ままで、１個のサーマルヘツドをサーマルヘツド
アレイ６の配列方向にアナログ信号の振幅に比例
した量だけ駆動したと同様な記録を行うことがで
きる。この意味でこのようなサーマルヘツドアレ
イによる記録装置をステーシヨナリ、サーマルヘ
ツド、レコーダ（Stationary thermal head
recorder）ともいう。

ステーシヨナリ、サーマルヘツド、レコーダは
定速の紙送り以外可動部分がないので高速で変化
する現象の記録に適しているが、サーマルヘツド
の温度時定数が大きいという短所がある。制御信
号入力に速応して記録が行われるようにするため
には信号入力時に充分大きな加熱電力を加えてサ
ーマルヘツドの温度を急速に上昇せねばならぬ
が、そうすると制御信号が連続して入力された場
合サーマルヘツドの温度が過度に上昇する。この
ような過度の温度上昇を避けるため、従来はたと
えぱ奇数番ヘツドと偶数番ヘツドとに分け、時分
割的に奇数番ヘツドにより記録すると次は奇数番
ヘツドに電力を加えることなく偶数番ヘツドによ
り記録するというように同一のヘツドに連続して
加熱電力が入力されないように設計した。したが
つて時分割された分割数に比例して記録に必要な
時間が綜合的に大きくなるという欠点があつた。

この発明は従来の装置における上述の欠点を除
去することを目的とするもので、記録に必要な時
間を増大することなく同一サーマルヘツドが連続
して加熱されることがないような制御装置を提供
しようとするものである。以下図面についてこの
発明の実施例を説明する。

この発明による装置の綜合的な構成の一例は第
１図のブロツク図によつて示すことができ、その
場合制御回路４がこの発明の制御装置となり、
（4000）〜（4255）の256個の出力はこの発明では
それぞれ16個の出力線を有する直列入力並列出力
の制御用シフトレジスタ（後節で説明する）16個
から出力される。

第２図はこの発明の装置に用いられる各種のタ
イミングの一例を示すタイミング図で、同図ａは
クロツクパルスP₀を示しそのクロツク周期はt₀で
ある。同図ｂ，ｃ，ｄはいずれもサンプリング周
期Ｔ_sのパルスを示しＴ_s＝16t₀であるが、ｂ，
ｃ，ｄに示すパルスはそれぞれ発生位相が異な
り、P₁₆，P₁₅，P₁₄で表す。同図ｅは同図ｂのP₁₆
パルスを時間的に縮尺して示し、同図ｆはデータ
更新周期Ｔ_Nを示し図に示す例ではＴ_N＝8T_sであ
り、データ更新周期Ｔ_Nの最終のサンプリング周
期はデータ転送期間として用いられ、第２図ｆの
矩形波部分でｇ（113―128）の記号で示す。ｇ
（113―128）は１個のデータ更新周期Ｔ_N内に含ま
れるP₀パルス128本中第113本目以後のパルスに相
当するゲート波形であることを意味する。第２図
ｇは同図ｆを時間的に縮尺して示し、同図ｈは第
一次の遅延時間Ｔ_D1、同図ｉ，ｊはそれぞれ第二
次の遅延時間Ｔ_D2を示す。図に示す例ではＴ_D1＝
4T_N，Ｔ_D2＝Ｔ_Nである。

第２図に示すパルス波形、ゲート波形等の用い
られている回路については順次説明するが、一つ
の数値例を示せばＴ_D1＝1024μｓ（マイクロ
秒）、Ｔ_N＝256μｓ，Ｔ_s＝32μｓ，t₀＝２μｓで
ある。P₀パルスから出発して第２図に示す各波形
を発生することは容易であるので、このような波
形の発生回路の説明は省略する。第１図に示す
ADコンバータ３はP₁₅パルスの時点でデイジタル
信号ａ，…ｈを出力し制御回路４に入力する。

第３図及び第４図はこの発明の一実施例を示す
ブロツク図で、第１図及び第２図と同一符号は同
一部分を示し、１０，２０，３０はそれぞれ直列
入力直列出力のシフトレジスタ８回路の集合を示
し、シフトレジスタ１０は32ビツト、シフトレジ
スタ２０，３０はそれぞれ８ビツトのシフトレジ
スタである。Ｔ_s＝32μｓのサンプリング周期で
シフトレジスタ１０の入力端に入力されるデータ
は、後節で説明するような方法によつてデータ更
新周期Ｔ_N＝8T_S＝256μｓの間制御回路４内に保
持されていて、スイツチ素子群５を介し、保持さ
れたデータに対応するサーマルヘツドの発熱を制
御する。データ更新周期中データを保持するのは
サーマルヘツドの加熱には一定の時間を必要と
し、一つのサンプリング点のデータによつて一本
のサーマルヘツドを加熱し、この加熱が完了した
後に次ののサンプリング点のデータによつて次の
サーマルヘツドの加熱を開始したのではサンプリ
ング周期を大きくしなければならず、これを避け
るために複数のサンプリング点での複数のデータ
を保持して、保持したすべてのデータに対応する
複数のサーマルヘツドを同時に加熱するのであ
る。

他方、同一サーマルヘツドの連続加熱を避ける
ため、シフトレジスタ１０，２０，３０のいずれ
かの出力点に存在するデイジタル信号と同一のデ
イジタル信号がシフトレジスタ１０の入力点に到
来したときはこの信号は保持されないように制御
回路４で消去する。

ところで、８ビツトのデイジタル信号をデコー
ドして256種類の信号として、これを保持した
り、消去したりするには多量の回路素子が必要と
なるので、この発明では、後節で説明するとお
り、16ビツトのシフトレジスタ16個によつて信号
の保持及び消去の動作を実行する。１１，２１，
３１，４１はそれぞれ４ビツトのプリセツト可能
のカウンタでＤはその入力端子、Ｑはその出力端
子、Ｌはロード信号入力端子である。１２，２
２，３２，４２はそれぞれデコーダで、それぞれ
１００〜１１５，２００〜２１５，３００〜３１
５，４００〜４１５で示す出力端子を備え、Ｓは
チツプイネーブル（chip enable）信号の入力端
子である。

第４図において５００〜５１５（このうち５０
０，５０１，５１５以外は図面に省略する。以下
同じ。）６００〜６１５はそれぞれ直列入力直列
出力のシフトレジスタ、７００〜７１５は直列入
力並列出力の（直列出力端子をも備えているとす
る。）制御用シフトレジスタ、５０はアンドゲー
ト、５２０〜５３５，６２０〜６３５，７２０〜
７３５はそれぞれアンドゲート、５４０〜５５
５，６４０〜６５５はそれぞれオアゲートであ
る。これらシフトレジスタの直列入力端子はＤ、
直列出力端子はＱ、クロツク入力端子はCLKで
示す。

カウンタ１１とデコーダ１２とは８ビツトのデ
イジタル信号を入力して、256個の出力導線のう
ち入力デイジタル信号によつて定められるいずれ
かの導線だけに論理「１」の信号を出力するデコ
ーダに代るもので、８ビツト入力のデコーダより
も遥かに簡単な回路構成となり、かつ後節で説明
するとおり、後処理に適した形で出力信号が得ら
れる。カウンタ２１、デコーダ２２の組合せ及び
カウンタ３１、デコーダ３２の組合せならびにカ
ウンタ４１、デコーダ４２の組合せも同様であ
る。ADコンバータ３（一般的には信号源）から
のデイジタル信号ａ，…ｈのうち下位４ビツト
ａ，…ｄはP₁₆パルスの時点でカウンタ１１にプ
リセツトされ、上位４ビツトｅ，…ｈはデコーダ
１２に入力して導線１００〜１１５の16個の導線
のうちいずれかの導線を選択する。カウンタ１１
にはP₀パルスが連続入力されているのでP₁₆パル
スの時点からプリセツトされた４ビツトによつて
定められるタイミングで端子Ｑからパルスを出力
しそのパルスによつてデコーダ１２の信号の出力
を可能にする。すなわち１１と１２でデイジタル
信号ａ，…ｈの上位４ビツトにより信号の出力線
を決定し下位４ビツトにより信号出力のタイミン
グを決定するデコーダ回路を構成している。２
１，２２および３１，３２ならびに４１，４２も
同様なデコーダ回路を構成する。シフトレジスタ
１０では32T_s＝4T_N＝Ｔ_D1（第２図参照）だけ入
力信号を遅延させて出力し、シフトレジスタ２
０，３０では更にそれぞれ8T_S＝Ｔ_N＝Ｔ_D2だけ
入力信号を遅延させて出力する。デコーダ回路２
１，２２はシフトレジスタ１０の出力をデコード
し、デコーダ回路３１，３２はシフトレジスタ２
０の出力をデコードし、デコーダ回路４１，４２
はシフトレジスタ３０の出力をデコードする。

入力信号を遅延して出力する回路はシフトレジ
スタに限定されないので、上述の実施例でＴ_D1の
遅延を与える回路を一般的に第一次の遅延回路と
称し、Ｔ_D2の遅延を与える回路を一般的に第二次
の遅延回路ということにする。第３図に示す例で
は第二次の遅延回路は２個の単位遅延回路２０，
３０の縦続によつて構成されているが、設計によ
つては、１個の単位遅延回路又は３個以上の単位
遅延回路の縦続としてもよいことは申すまでもな
い。この明細書ではデコーダ回路２１，２２；３
１，３２；４１，４２を遅延信号用デコーダ回路
と称しこれに対してデコーダ回路１１，１２を信
号源信号用デコーダ回路と称することにする。

また、この明細書ではシフトレジスタ６００〜
６１５をデータ入力用シフトレジスタ、シフトレ
ジスタ５００〜５１５を阻止用シフトレジスタと
称し、それぞれデコーダ１２の信号出力の導線に
対応して設けられるが、以下導線１００に対応す
るシフトレジスタ５００，６００，７００の組に
ついて説明する。他の組の動作も同様である。

導線１００の出力はオアゲート６４０を介して
シフトレジスタ６００に入力される。但しｇ１１
３―１２８の期間はアンドゲート６２０により入
力が阻止されシフトレジスタ６００はクリアされ
る。シフトレジスタ６００はP₀パルスによりクロ
ツクされ16ビツトのシフトレジスタであるので
（シフトレジスタ５００，７００も同じ）入力端
子Ｄの信号は１サンプリング周期Ｔ_Sだけ遅延し
て出力端子Ｑに出力されたオアゲート６４０を介
して再び入力されシフトレジスタ６００内を循環
して保持される。

シフトレジスタ５００の動作もシフトレジスタ
６００の動作と同様で、ただオアゲート５４０に
より導線１００に対応するすべての導線２００，
３００，４００の出力信号の論理和を循環して保
持する。

すなわち、第２図ｆに示すようにデータ更新周
期Ｔ_Nのうちデータ転送期間ｇ１１３―１２８を
除く期間は各サンプリング周期における導線１０
０上の信号の論理和がシフトレジスタ６００に記
憶され、上記各サンプリング周期における導線２
００，３００，４００上の信号の論理和がシフト
レジスタ５００に記憶されている。データ転送期
間ｇ１１３―１２８ではシフトレジスタ５００，
６００の入力を阻止してこれをクリアしながら、
オアゲート６４０の出力をアンドゲート７２０を
経てシフトレジスタ７００に入力しその中に配列
する。オアゲート６４０にはシフトレジスタ７０
０の直列出力端子Ｑからの信号も入力されている
ので、一たんシフトレジスタ７００に入力された
信号はオアゲート５４０の出力によりアンドゲー
ト７２０において消去されるまではシフトレジス
タ７００内で循環して保持される。シフトレジス
タ７００はアンドゲート５０を経てｇ１１３―１
２８の期間だけそのクロツク入力端子CLKにP₀
パルスが入力されてシフトされるが、データ転送
期間ｇ１１３―１２８の終末から次のデータ転送
期間の開始までは同一のデータを保持しスイツチ
素子群５を介してサーマルヘツドアレイ６を制御
する。

上述のデータ転送期間においてオアゲート５４
０の出力信号はアンドゲート７２０を制御してシ
フトレジスタ７００への入力を阻止し同一サーマ
ルヘツドが連続加熱されるような制御出力信号を
シフトレジスタ７００の並列出力信号中から除去
する。オアゲート５４０の出力信号はデータ更新
周期Ｔ_N内における導線２００，３００，４００
上の信号の論理和であるので、ここに信号が存在
することは現在時点より（Ｔ_D1）〜（Ｔ_D1＋
2T_D2）時間前に対応サーマルヘツドに加熱がな
されたことを意味するので、その時点でオアゲー
ト６４０の出力信号が論理「１」であつてもアン
ドゲート７２０によりこれを阻止する。

以上の説明から明らかなようにこの発明によれ
ば感熱記録に必要な時間を増大することなく同一
サーマルヘツドに連続して加熱制御信号が加えら
れることを確実に防止することができる。

なお以上の説明ではサーマルヘツドアレイを構
成するサーマルヘツドの総数、制御用シフトレジ
スタの総数、第一次及び第二次の遅延回路におけ
る遅延量、データ更新周期とサンプリング周期及
びサンプリング周期とクロツ周期の関係等につい
て特定の数値例を用いたが、この発明がこのよう
な数値例に限定されるものでないことは申すまで
もない。

【図面の簡単な説明】

第１図はこの発明の綜合的な構成の一例を示す
ブロツク図、第２図はこの発明の装置に用いられ
る各種のタイミングの一例を示すタイミング図、
第３図及び第４図はこの発明の一実施例を示すブ
ロツク図である。 ３…ADコンバータ、４…制御回路、５…スイ
ツチ素子群、６…サーマルヘツドアレイ、１０…
第一次の遅延回路、２０，３０…第二次の遅延回
路、１１，２１，３１，４１…カウンタ、１２，
２２，３２，４２…デコーダ、５００〜５１５…
阻止用シフトレジスタ、６００〜６１５…データ
入力用シフトレジスタ、７００〜７１５…制御用
シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. １ 所定のサンプリング周期でデイジタル信号を
   出力する信号源、上記サンプリング周期の所定複
   数個の周期をデータ更新周期とするとき上記信号
   源の出力を入力信号として上記データ更新周期の
   所定整数倍だけ入力信号を遅延して出力する第一
   次の遅延回路、この第一次の遅延回路に縦続され
   上記データ更新周期だけ信号を遅延させる単位遅
   延回路を１個または所定複数個縦続して構成した
   第二次の遅延回路、上記信号源の出力信号、上記
   第一次の遅延回路の出力信号及び上記第二次の遅
   延回路の各段出力信号をそれぞれ入力し入力信号
   の上位ビツトにより信号の出力線を決定し、下位
   ビツトにより上記サンプリング周期内における上
   記信号の出力タイミングを決定する信号源信号用
   デコーダ回路及び各遅延信号用デコーダ回路、上
   記信号源信号用デコーダ回路の各出力線にそれぞ
   れ対応して設けられ入力信号を上記サンプリング
   周期だけ遅延して出力するデータ入力用シフトレ
   ジスタ及び阻止用シフトレジスタ、上記各データ
   入力用シフトレジスタにそれぞれ対応して設けら
   れ上記データ入力用シフトレジスタと同一のビツ
   ト数を有しかつ並列出力端子を備えた制御用シフ
   トレジスタ、上記各データ入力用シフトレジスタ
   の直列出力信号と対応する制御用シフトレジスタ
   の直列信号と上記信号源信号用デコーダ回路の対
   応出力線上の信号との論理和を当該データ入力用
   シフトレジスタの入力信号とする手段、上記各阻
   止用シフトレジスタの直列出力信号と上記各遅延
   信号用デコーダ回路のすべての対応する出力線上
   の信号との論理和を当該阻止用シフトレジスタの
   入力信号とする手段、上記データ更新周期中の最
   終のサンプリング周期においてすべてのデータ入
   力用シフトレジスタとすべての阻止用シフトレジ
   スタへの入力を阻止し各データ入力用シフトレジ
   スタの上記入力信号をそれぞれ対応する制御用シ
   フトレジスタに入力する手段、各阻止用シフトレ
   ジスタの入力信号によりそれぞれ対応する制御用
   シフトレジスタへの入力を阻止する手段を備えた
   ことを特徴とするサーマルヘツドアレイの加熱制
   御装置。