JPS5814232A - 入出力制御システム - Google Patents

入出力制御システム

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Publication number
JPS5814232A
JPS5814232A JP11198081A JP11198081A JPS5814232A JP S5814232 A JPS5814232 A JP S5814232A JP 11198081 A JP11198081 A JP 11198081A JP 11198081 A JP11198081 A JP 11198081A JP S5814232 A JPS5814232 A JP S5814232A
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JP
Japan
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input
output
output control
data
shift register
Prior art date
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Pending
Application number
JP11198081A
Other languages
English (en)
Inventor
Yasumori Hibi
日比 康守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Computer Basic Technology Research Association Corp
Original Assignee
Computer Basic Technology Research Association Corp
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Filing date
Publication date
Application filed by Computer Basic Technology Research Association Corp filed Critical Computer Basic Technology Research Association Corp
Priority to JP11198081A priority Critical patent/JPS5814232A/ja
Publication of JPS5814232A publication Critical patent/JPS5814232A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入出力制御システム、41に一つの入出力制御
装置に対して複数の入出力装置が縦続接続されてなるデ
ータ処理システムにおける入出力制御システムに関する
一般に入出力制御装置と複数の入出力装置とを接続する
方式として縦続接続方式塾並列接続方式がよ〈用いられ
る。
縦続接続方式は、俗にイモズル方式と呼ばれる接続方式
で、ケーブル長が少なくて済む利点を有し、また並列接
続方式は、俗にタコアシ方式と呼ばれる接続方式で増設
が容易であるという利点を有している。
本発明は前者にか−わるもので、一つの入出力制御装置
に対して多数の入出力装置が縦続接続されてなるデータ
処理システムにおける入出力制御システムの改良にか\
る。
!1図に入出力装置が縦続接続されてなるデータ処理シ
ステムの概念図を示す。
図において、lは入出力制御装置、 2#−i入出力制
御アダプタ、3け夫々人出方制匈装#を示すう尚図中4
は装蓋相互間を結合する接続ケ」プルを示すつ この図から明らかなように各入出力装置3け。
ケーブル4t″介して縦続接続プれ、これらは入出力制
御アダプタ2t−介して入用カ制御装置工に接続される
このように構成されてなるデータ処理システムにあって
は、次、のような問題がある。
すなわち入出力制御アダプタ2に対して多数の入出力装
置3が縦続接続されているため、入出力制御アダプタ2
に最も近り入出力装置f3(#0)と’J4=aIfh
人tB力装e3 C#N)K対fる4F込/読出信号の
タイミングが当然のこンながらケーブル4の長さ分だけ
ずれる。このような場合、各入出力Q’!!3における
レコード拳フォーiットの変動に差が生じ、例えば入出
力装置として磁気ディスクAll考えた場合1つの磁気
ディスク装置の記録内容を他の磁気ディスク装置に転送
する際データがトラックオーバーフローすることがある
これはデータの破壊を意味し重大な障害である。
本発明は叙上の欠点に鑑みてなされた本ので、その目的
とするところはケーブル長に左右されることなく確実に
データの書込/読出動作を行ない得る入出力制御システ
ムを実現することにある。
本発明の目的は、入出力制御1装置と、該入出力制御装
WIに接続された入出力制御アダプタと、絞入出力制御
アダプタに対してその夫々がケーブルにより縦続接続さ
れてなる複数の入出力装置とを具備してなる入出力制御
システムにおいて、上記入出力制御アダプタは、上記入
出力装置より得られる基準信号からn倍のクロックを発
生するクロック発生回路と、上記入出力制御装!からの
書込データあるいけ上記入出力装置からの読出データが
入力されるとともに蚊りクック発生回路からのクロック
によりデータシフトが行なわれるシフトレジスタと、該
シフトレジスタt−構成する各ビットの状I!!信号線
が並列に接続される一方上記入出力制御装置より選択さ
れた入出力装置を指定する信号に基いて上記状態信号線
のうちの1つを選択する選択回路とより構成されてなる
入出力制御システムとすることによって達成することが
できる。
以下本発明を図面を用いて説明する。
flE2図は本発明の入出方制師システムに適用される
入出力制御アダプタの一実施例を示す・図において、5
は各人出刃装置3よシ送出されるドライブ基準信号より
n倍周期のクロック信号を生成するためのPLOであり
、磁気ディスク装置の場合このドライブ基準信号はサー
ボ信号が適用される。また6は、シフトレジスタでおり
、PLO5からのクロックにより月次データをシフトす
るもので、従って各入出力装置の1込/読出肯 信号に財期して駆動さnるものである。またシフトレジ
スタを構成する各ビット対応に状態信号線9がff1i
続されている。また7Fiマルチグレクサで、シフトレ
ジスタ6の各状態信号線9が並列に、入力され、また入
出力装rIt3の指定信号上受けて状態信号線901本
t本選−す□るためのものである。會た8は論31制御
部で、入出力制#良ばlからの書込信号を受理し、また
入出力装置3からの読出信号を受理するためのものであ
る。
以下本実施例の動作を説明する。
例えば入出力制御装F11から入出力装置3にデータ、
!−書込む場合を考える。
先ず入出力制御装臂1から送出される書込データは、入
出力制御アダプタ2内の論理制御部8に入力され、さら
に書込データは論理制御部8を経てシフトレジスタ6に
入力される。り7トレジスタ6に入力された書込データ
は、PLOsより送出されるシフトクtlツクパルスに
よっテ順次シフトされる。尚こ\でPLO5は、時間補
正の最小単位に見合うクロックパルス周期となるよう予
め設定されている。
さて、シフトレジスタ6内を順次シフトされる書込デー
/#i、rffJRにシフトレジスタ6の各ビットより
のびる複数の並列の状態信号線によりマルチプレクサ7
に導ひかれる。
一方、マルチプレクサ7には、上位装置よル使用される
入出力装置3が選択された際、その人出力装置3の指定
信号10が併せて入力され、この指定信号10に基いて
複数の状慎信号線9のうちより1本を選択して書込デー
タを選ばれた入出力4[3に対して送出する。
このように本発明け、データ処理システムの設定形態が
決定した後は、入出力制御アダプタより各入出力装置t
でのケーブル長が固定であることから各入出力装置間の
時間遅延量を明確に判断できる点九着目し、その時間遅
延量をシフトレジスタのシフト時間遅延によって得る一
方その出力を入出力装置対応で与えられる指定信号によ
って選択することによって適正遅延量をもってデータの
書込/読出を可能にしている。従って入出力装置よりデ
ータを読出す場合も全く同様にして行なうことができる
以上説明したように、本発明によれば縦続接続された各
入出力装置に対して、ケーブル長によるデータ書込/1
1!出時のデータオーI<−フロー等の発生を防止する
ことができる。
また入出力装置を増設する場合等においてもシフトレジ
スタのビット数および状態信号線をその数だけ増やすこ
とのみで簡単且つ確実に対処することができる。
【図面の簡単な説明】
第1図は縦続接続された入出力装*1−有するデータ処
理システムの概念図、第2図番ま本発明に力為\る入出
力制御システムに適用される入出力装置間アダプタの一
実施例である。 図において、1は人出力制御装置、2は入出力制御アダ
プタ、3は入出力装置、4を嘘ケーブル。 5はPLO,6はシフトレジスタ、7はマルチプレクサ
である。

Claims (1)

  1. 【特許請求の範囲】 入出力制御装置と、該入出力開−IsI#に接続された
    入出力制御アダプタと、該入出力制御アダプタ釦対して
    その夫々がケーブルにより縦続1#続されてなる複数の
    入出力装着とを具備してなる入出力制御システムにおい
    て、上記入出力制御アダプタは、上記入出力装置より得
    られる基準信号からn倍のクロックを発生するククνり
    発生回路と。 上記入出力制御装置からの書込データあるいは上記入出
    力装置からの続出データが入力されるとともに該クロッ
    ク発生回路からのクロックによりデータシフトが行なわ
    れるシフトレジスタと、該シフトレジスタを構成する各
    ビットの状態信号線が並列に接続される一方上記入出力
    制m装置より選択された入出力装aを指定する信号に基
    いて上記状態信号線のうちの1つを選択する選択回路と
    より構成されてなることを特徴とする入出力制量システ
    ム。
JP11198081A 1981-07-17 1981-07-17 入出力制御システム Pending JPS5814232A (ja)

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JP11198081A JPS5814232A (ja) 1981-07-17 1981-07-17 入出力制御システム

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JP11198081A JPS5814232A (ja) 1981-07-17 1981-07-17 入出力制御システム

Publications (1)

Publication Number Publication Date
JPS5814232A true JPS5814232A (ja) 1983-01-27

Family

ID=14574933

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Application Number Title Priority Date Filing Date
JP11198081A Pending JPS5814232A (ja) 1981-07-17 1981-07-17 入出力制御システム

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JP (1) JPS5814232A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243600A (en) * 1990-08-20 1993-09-07 Kabushiki Kaisha Toshiba Time-division multiplexing apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243600A (en) * 1990-08-20 1993-09-07 Kabushiki Kaisha Toshiba Time-division multiplexing apparatus

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