JPS6142897B2 - - Google Patents
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- Publication number
- JPS6142897B2 JPS6142897B2 JP53102824A JP10282478A JPS6142897B2 JP S6142897 B2 JPS6142897 B2 JP S6142897B2 JP 53102824 A JP53102824 A JP 53102824A JP 10282478 A JP10282478 A JP 10282478A JP S6142897 B2 JPS6142897 B2 JP S6142897B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- transistor
- emitter follower
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000008054 signal transmission Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Television Signal Processing For Recording (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、出力信号の切り換え機能を有する
信号伝達回路に関する。
信号伝達回路に関する。
共通の信号処理回路を用いて異なる二つの出力
信号を選択的に得る場合、信号切り換えのための
制御信号を必要とする。従来このような制御信号
は個有の制御入力端子を用いるものであつたた
め、上記信号伝達回路をモノリシツク半導体集積
回路に構成する場合には、制御入力端子としての
外部端子が必要になるものであつた。
信号を選択的に得る場合、信号切り換えのための
制御信号を必要とする。従来このような制御信号
は個有の制御入力端子を用いるものであつたた
め、上記信号伝達回路をモノリシツク半導体集積
回路に構成する場合には、制御入力端子としての
外部端子が必要になるものであつた。
この発明は、モノリシツク半導体集積回路に構
成された信号伝達回路の出力切り換え制御端子の
削減を図るためになされた。
成された信号伝達回路の出力切り換え制御端子の
削減を図るためになされた。
この発明は、エミツタフオロワ回路で構成され
た一の出力回路の出力端子に強制的に電源電圧を
印加することにより、エミツタフオロワトランジ
スタをオフとするとともに、その出力レベルを所
定の基準電圧とを比較することにより形成された
電圧比較出力を信号経路切り換え制御信号として
用いようとするものである。
た一の出力回路の出力端子に強制的に電源電圧を
印加することにより、エミツタフオロワトランジ
スタをオフとするとともに、その出力レベルを所
定の基準電圧とを比較することにより形成された
電圧比較出力を信号経路切り換え制御信号として
用いようとするものである。
すなわち、本願において開示される発明のうち
代表的な信号伝達回路は、NPN型トランジスタ
Q1を含むエミツタフロワ出力回路と、PNP型差
動対トランジスタQ2，Q3を含むとともにこの
PNP型差動対トランジスタの一方Q2のベースに
上記エミツタフオロワ出力回路の出力が印加さ
れ、このエミツタフオロワ出力回路の出力の信号
の最大レベルより大きく電源電圧より小さな基準
電圧VrefがこのPNP型差動対トランジスタの他方
Q3のベースに印加された差動トランジスタ回路
と、上記差動トランジスタ回路の出力によつて制
御される被制御回路と、上記電源電圧と上記エミ
ツタフオロワ出力回路のエミツタ出力点との間に
接続された切り換えスイツチ手段SWとを具備
し、上記切り換えスイツチ手段SWを非導通状態
に制御することによつて上記差動トランジスタ回
路の上記PNP型差動対トランジスタの上記一方
Q2と上記他方Q3とをそれぞれ高導通度と低動通
度とに制御することによつて上記被制御回路の動
作状態を第１モード状態に設定し、一方上記切り
換えスイツチ手段SWを導通状態に制御すること
によつて上記エミツタフオロワ出力回路の上記出
力点に電源電圧を印加して上記エミツタフオロワ
回路の上記NPN型トランジスタQ1をオフとする
とともに上記差動トランジスタ回路の上記一方
Q2と上記他方Q3とをそれぞれ低導通度と高導通
度とに制御することによつて上記被制御回路の動
作状態を上記第１モード状態と異なる第２モード
状態に切り換えることを特徴とする。
代表的な信号伝達回路は、NPN型トランジスタ
Q1を含むエミツタフロワ出力回路と、PNP型差
動対トランジスタQ2，Q3を含むとともにこの
PNP型差動対トランジスタの一方Q2のベースに
上記エミツタフオロワ出力回路の出力が印加さ
れ、このエミツタフオロワ出力回路の出力の信号
の最大レベルより大きく電源電圧より小さな基準
電圧VrefがこのPNP型差動対トランジスタの他方
Q3のベースに印加された差動トランジスタ回路
と、上記差動トランジスタ回路の出力によつて制
御される被制御回路と、上記電源電圧と上記エミ
ツタフオロワ出力回路のエミツタ出力点との間に
接続された切り換えスイツチ手段SWとを具備
し、上記切り換えスイツチ手段SWを非導通状態
に制御することによつて上記差動トランジスタ回
路の上記PNP型差動対トランジスタの上記一方
Q2と上記他方Q3とをそれぞれ高導通度と低動通
度とに制御することによつて上記被制御回路の動
作状態を第１モード状態に設定し、一方上記切り
換えスイツチ手段SWを導通状態に制御すること
によつて上記エミツタフオロワ出力回路の上記出
力点に電源電圧を印加して上記エミツタフオロワ
回路の上記NPN型トランジスタQ1をオフとする
とともに上記差動トランジスタ回路の上記一方
Q2と上記他方Q3とをそれぞれ低導通度と高導通
度とに制御することによつて上記被制御回路の動
作状態を上記第１モード状態と異なる第２モード
状態に切り換えることを特徴とする。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の要部一実施例を示す回路
図である。
図である。
この回路は、信号切り換え制御信号を形成する
ためのものであり、トランジスタQ1と、エミツ
タに設けられた定電流回路I1とで構成されたエミ
ツタフオロワ出力回路に、次の回路を設けて切り
換え制御信号を形成する。
ためのものであり、トランジスタQ1と、エミツ
タに設けられた定電流回路I1とで構成されたエミ
ツタフオロワ出力回路に、次の回路を設けて切り
換え制御信号を形成する。
上記エミツタフオロワ回路の出力が印加される
トランジスタQ2と、このトランジスタQ1と差動
回路を構成するトランジスタQ3と、エミツタ定
電流回路I2と、コレクタ抵抗R1，R2とを設けて、
上記トランジスタQ3のベースに次の条件を満足
する基準電圧Vrefを印加する。
トランジスタQ2と、このトランジスタQ1と差動
回路を構成するトランジスタQ3と、エミツタ定
電流回路I2と、コレクタ抵抗R1，R2とを設けて、
上記トランジスタQ3のベースに次の条件を満足
する基準電圧Vrefを印加する。
この基準電圧Vrefは、電源電圧Vccより小さ
く、エミツタ出力電圧の最大値より大きな値とす
るものである。
く、エミツタ出力電圧の最大値より大きな値とす
るものである。
そして、上記エミツタフオロワ回路による出力
端子P2と、電源電圧端子P1との間にスイツチSW
を設け、これを信号切り換えスイツチとして用い
るものである。
端子P2と、電源電圧端子P1との間にスイツチSW
を設け、これを信号切り換えスイツチとして用い
るものである。
この回路の動作は、次のように説明できる。
スイツチSWをオフとした場合には、エミツタ
フオロワ回路が正常に動作して出力ＶOUTが得ら
れる。そして、この出力が印加される差動トラン
ジスタQ2，Q3は、上記出力の最大値より基準電
圧Vrefが常に大きいからトランジスタQ2がオ
ン、トランジスタQ3がオフとなる。このトラン
ジスタQ2のオン、若しくはトランジスタQ3のオ
フ、又はこれらの組合せにより、信号切り換え回
路（図示せず）を制御して上記エミツタフオロワ
出力回路へ入力する入力信号Vlnlを伝達するよう
にする。
フオロワ回路が正常に動作して出力ＶOUTが得ら
れる。そして、この出力が印加される差動トラン
ジスタQ2，Q3は、上記出力の最大値より基準電
圧Vrefが常に大きいからトランジスタQ2がオ
ン、トランジスタQ3がオフとなる。このトラン
ジスタQ2のオン、若しくはトランジスタQ3のオ
フ、又はこれらの組合せにより、信号切り換え回
路（図示せず）を制御して上記エミツタフオロワ
出力回路へ入力する入力信号Vlnlを伝達するよう
にする。
次に、スイツチSWをオンとした場合には、出
力端子P2が強制的に電源電圧Vccレベルとなるた
め、エミツタフオロワトランジスタQ1がオフと
なり、出力信号ＶOUTが禁止されるとともに、差
動トランジスタQ2のベース電圧が上記電源電圧
VccレベルとなるためトランジスタQ2がオフ、ト
ランジスタQ3がオンとなる。このトランジスタ
Q2のオフ、若しくはトランジスタQ3のオン、又
はこれらの組合せにより、信号切り換え回路（図
示せず）を制御して上記エミツタフオロワ出力回
路への入力信号Vlnlの伝達を禁止し、他の出力回
路（図示せず）へ伝達するように信号を切り換え
るものとする。
力端子P2が強制的に電源電圧Vccレベルとなるた
め、エミツタフオロワトランジスタQ1がオフと
なり、出力信号ＶOUTが禁止されるとともに、差
動トランジスタQ2のベース電圧が上記電源電圧
VccレベルとなるためトランジスタQ2がオフ、ト
ランジスタQ3がオンとなる。このトランジスタ
Q2のオフ、若しくはトランジスタQ3のオン、又
はこれらの組合せにより、信号切り換え回路（図
示せず）を制御して上記エミツタフオロワ出力回
路への入力信号Vlnlの伝達を禁止し、他の出力回
路（図示せず）へ伝達するように信号を切り換え
るものとする。
この実施例回路にあつては、切り換え制御端子
が出力端子P2と共用できるため、モノリシツク半
導体集積回路ICにおける外付端子の削減が図ら
れる。
が出力端子P2と共用できるため、モノリシツク半
導体集積回路ICにおける外付端子の削減が図ら
れる。
前述のような共通の信号処理回路を用いて異な
る二つの出力信号を選択的に得る信号伝達回路と
して、次のような信号処理システムが考えられ
る。
る二つの出力信号を選択的に得る信号伝達回路と
して、次のような信号処理システムが考えられ
る。
第２図は、この発明を適用してVTR（ビデイ
オ テープ レコーダ）のモード切り換え回路の
一実施例を示すブロツク図である。
オ テープ レコーダ）のモード切り換え回路の
一実施例を示すブロツク図である。
１は入力信号切り換え回路であり、録画用入力
RECと再生用入力PBとを切り換えるためのもの
である。
RECと再生用入力PBとを切り換えるためのもの
である。
２は、AGC（自動利得制御）回路であり、録
画及び再生信号に対して共通に用いられるもので
ある。
画及び再生信号に対して共通に用いられるもので
ある。
３は、コンバータであり、録画信号を形成する
ために3.58MHzの色副搬送波を629KHzの信号に変
換し、再生信号を形成するために629KHzの色副
搬送波を3.58MHzの信号に変換するためのもので
ある。
ために3.58MHzの色副搬送波を629KHzの信号に変
換し、再生信号を形成するために629KHzの色副
搬送波を3.58MHzの信号に変換するためのもので
ある。
この回路は、4.2MHzの基準周波数に対して、
入力信号との差を求めることにより上記両周波数
変換を行なうものである。
入力信号との差を求めることにより上記両周波数
変換を行なうものである。
４は切り換えスイツチ回路であり、上記コンバ
ータ３の出力を録画用出力回路と、再生用出力回
路とに切り換えるためのものである。
ータ３の出力を録画用出力回路と、再生用出力回
路とに切り換えるためのものである。
５は、録画用出力回路であり、コンフアシス回
路とカラーキラー回路とにより構成される。
路とカラーキラー回路とにより構成される。
６は、再生用出力回路であり、デイコンフアシ
ス回路とカラーキラー回路とにより構成される。
ス回路とカラーキラー回路とにより構成される。
７は、前記説明した切り換え信号発生回路であ
り、その出力により上記切り換え回路１，４を制
御して、録画、再生のモード切り換えを行なうも
のである。
り、その出力により上記切り換え回路１，４を制
御して、録画、再生のモード切り換えを行なうも
のである。
この発明は、このように共通の信号処理回路を
用いて異なる二つの出力信号を選択的に得る回路
をモノリシツク半導体集積回路に構成する場合、
切り換え制御入力端子の削減が図られるものとな
り、このような信号伝達回路に広く利用できるも
のである。
用いて異なる二つの出力信号を選択的に得る回路
をモノリシツク半導体集積回路に構成する場合、
切り換え制御入力端子の削減が図られるものとな
り、このような信号伝達回路に広く利用できるも
のである。
第１図は、この発明の要一実施例を示す切り換
え信号発生回路の回路図、第２図は、この発明の
一実施例を示すブロツク図である。 １……入力切り換え回路、２……AGC回路、
３……コンバータ、４……切り換え回路、５……
録画用出力回路、６……再生用出力回路、７……
切り換え信号発生回路。
え信号発生回路の回路図、第２図は、この発明の
一実施例を示すブロツク図である。 １……入力切り換え回路、２……AGC回路、
３……コンバータ、４……切り換え回路、５……
録画用出力回路、６……再生用出力回路、７……
切り換え信号発生回路。
Claims (1)
- １ NPN型トランジスタQ1を含むエミツタフオ
ロワ出力回路と、PNP型差動対トランジスタ
Q2，Q3を含むとともにこのPNP型差動対トラン
ジスタの一方Q2のベースに上記エミツタフオロ
ワ出力回路の出力が印加され、このエミツタフオ
ロワ出力回路の出力の信号の最大レベルより大き
く電源電圧より小さな基準電圧（Vref）がこの
PNP型差動対トランジスタの他方Q3のベースに
印加された差動トランジスタ回路と、上記差動ト
ランジスタ回路の出力によつて制御される被制御
回路と、上記電源電圧と上記エミツタフオロワ出
力回路のエミツタ出力点との間に接続された切り
換えスイツチ手段SWとを具備し、上記切り換え
スイツチ手段SWを非導通状態に制御することに
よつて上記差動トランジスタ回路の上記PNP型差
動対トランジスタの上記一方Q2と上記他方Q3と
をそれぞれ高導通度と低導通度とに制御すること
によつて上記被制御回路の動作状態を第１モード
状態に設定し、一方上記切り換えスイツチ手段
SWを導通状態に制御することによつて上記エミ
ツタフオロワ出力回路の上記出力点に電源電圧を
印加して上記エミツタフオロワ回路の上記NPN
型トランジスタQ1をオフとするとともに上記差
動トランジスタ回路の上記一方Q2と上記他方Q3
とをそれぞれ低導通度と高導通度とに制御するこ
とによつて上記被制御回路の動作状態を上記第１
モード状態と異なる第２モード状態に切り換える
ことを特徴とする信号伝達回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282478A JPS5530220A (en) | 1978-08-25 | 1978-08-25 | Signal transfer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282478A JPS5530220A (en) | 1978-08-25 | 1978-08-25 | Signal transfer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530220A JPS5530220A (en) | 1980-03-04 |
| JPS6142897B2 true JPS6142897B2 (ja) | 1986-09-24 |
Family
ID=14337762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282478A Granted JPS5530220A (en) | 1978-08-25 | 1978-08-25 | Signal transfer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5530220A (ja) |
-
1978
- 1978-08-25 JP JP10282478A patent/JPS5530220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530220A (en) | 1980-03-04 |
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