JPS6142989B2 - - Google Patents
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- Publication number
- JPS6142989B2 JPS6142989B2 JP55057649A JP5764980A JPS6142989B2 JP S6142989 B2 JPS6142989 B2 JP S6142989B2 JP 55057649 A JP55057649 A JP 55057649A JP 5764980 A JP5764980 A JP 5764980A JP S6142989 B2 JPS6142989 B2 JP S6142989B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- line
- circuit
- fractional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はハイレベル手順を使用した通信制御装
置に関し、特に、１フレーム中のデータフイール
ドを８ビツト単位で区切つたときの最終部分にお
ける１バイト未満の端数ビツトを検出できるよう
にした端数ビツト制御回路に関する。
置に関し、特に、１フレーム中のデータフイール
ドを８ビツト単位で区切つたときの最終部分にお
ける１バイト未満の端数ビツトを検出できるよう
にした端数ビツト制御回路に関する。
ハイレベル手順による通信においては、第１図
に示す如きフレーム構成によりデータ通信を行な
う。１フレームの先頭と最後の位置にフラグパタ
ーン（Ｆパターン）が存在し、先頭のフラグパタ
ーンの次にアドレスフイールド（Ａ部）、コント
ロールフイールド（Ｃ部）が位置し、その後にデ
ータフイールド（Ｄ部）が続く。
に示す如きフレーム構成によりデータ通信を行な
う。１フレームの先頭と最後の位置にフラグパタ
ーン（Ｆパターン）が存在し、先頭のフラグパタ
ーンの次にアドレスフイールド（Ａ部）、コント
ロールフイールド（Ｃ部）が位置し、その後にデ
ータフイールド（Ｄ部）が続く。
そして、データフイールドと最終のフラグパタ
ーンの間にフレームチエツクシーケンス
（FCS）がもうけられている。フラグパターン
と、アドレスフイールドと、コントロールフイー
ルドはそれぞれ１バイト構成であり、フレームチ
エツクシーケンスは２バイト構成となつている。
ーンの間にフレームチエツクシーケンス
（FCS）がもうけられている。フラグパターン
と、アドレスフイールドと、コントロールフイー
ルドはそれぞれ１バイト構成であり、フレームチ
エツクシーケンスは２バイト構成となつている。
一方、データフイールドの部分は、本来ハイレ
ベル手順ではデータ形式に依存せずビツトオリエ
ンテツドの通信が行なわれるため、ビツト数のパ
ウンダリに制限はもうけられていない。
ベル手順ではデータ形式に依存せずビツトオリエ
ンテツドの通信が行なわれるため、ビツト数のパ
ウンダリに制限はもうけられていない。
ところが、一般に、装置間または装置内では、
例えばホストの中央処理装置と通信制御装置との
間、または通信制御装置内では、１バイト（８ビ
ツト）パウンダリの転送が行なわれるため、回線
上からのデータも８ビツトに区切つて転送を行な
うようにされている。したがつて、データフイー
ルドが８ビツトパウンダリでない場合には、第１
図に示す端数ビツト部分D′の判別を行なわなけ
ればならない。
例えばホストの中央処理装置と通信制御装置との
間、または通信制御装置内では、１バイト（８ビ
ツト）パウンダリの転送が行なわれるため、回線
上からのデータも８ビツトに区切つて転送を行な
うようにされている。したがつて、データフイー
ルドが８ビツトパウンダリでない場合には、第１
図に示す端数ビツト部分D′の判別を行なわなけ
ればならない。
一方、ビツトオリエンテツドなデータ通信を可
能とするハイレベル手順を採用したデータ通信シ
ステムにおいても、一般に、既存の装置を使用す
る場合等においては送信側においてバイト単位で
データを扱い、バイト単位のパウンダリを有する
データフイールドを送信することが多く、送／受
信側でパウンダリが一致するため、特に問題とな
ることはなかつた。
能とするハイレベル手順を採用したデータ通信シ
ステムにおいても、一般に、既存の装置を使用す
る場合等においては送信側においてバイト単位で
データを扱い、バイト単位のパウンダリを有する
データフイールドを送信することが多く、送／受
信側でパウンダリが一致するため、特に問題とな
ることはなかつた。
しかしながら、８ビツトパウンダリを意識せ
ず、ビツトオリエンテツドなデータ通信を目的と
する装置と、回線を介して接続された通信制御装
置においては、上記端数ビツトの検出を行ない、
データフイールドとフレームチエツクシーケンス
の分離を行なわなければならない。従来において
は、例えば、最終のＦパターン検出後プログラム
制御等により、端数ビツトを検出し、データフイ
ールドとフレームチエツクシーケンスの分離を行
なつていた。
ず、ビツトオリエンテツドなデータ通信を目的と
する装置と、回線を介して接続された通信制御装
置においては、上記端数ビツトの検出を行ない、
データフイールドとフレームチエツクシーケンス
の分離を行なわなければならない。従来において
は、例えば、最終のＦパターン検出後プログラム
制御等により、端数ビツトを検出し、データフイ
ールドとフレームチエツクシーケンスの分離を行
なつていた。
本発明は、既存の８ビツトパウンダリにデータ
を組立てるデータ受信回路に簡単なハードウエア
を追加することにより、容易に端数ビツトを検出
できるようにすることを目的とし、そのため本発
明は、１フレームが、先頭のフラグパターンと、
アドレスフイールドと、制御フイールドと、デー
タフイールドと、フレームチエツクシーケンス
と、最終のフラグパターンとからなるハイレベル
手順を使用する通信制御装置において、バイト単
位にデータが受信されるごとに発せられる処理要
求信号により初期化されるとともに、受信ビツト
に同期して回線側から送出されてくるビツトクロ
ツクにより歩進せしめられ、かつフラグパターン
検出信号により歩進を停止せしめられるカウンタ
回路をそなえ、該カウンタ回路の計数値により、
上記データフイールドの最終部分における１バイ
ト未満の端数ビツト数を判定するようにしたこと
を特徴とする。
を組立てるデータ受信回路に簡単なハードウエア
を追加することにより、容易に端数ビツトを検出
できるようにすることを目的とし、そのため本発
明は、１フレームが、先頭のフラグパターンと、
アドレスフイールドと、制御フイールドと、デー
タフイールドと、フレームチエツクシーケンス
と、最終のフラグパターンとからなるハイレベル
手順を使用する通信制御装置において、バイト単
位にデータが受信されるごとに発せられる処理要
求信号により初期化されるとともに、受信ビツト
に同期して回線側から送出されてくるビツトクロ
ツクにより歩進せしめられ、かつフラグパターン
検出信号により歩進を停止せしめられるカウンタ
回路をそなえ、該カウンタ回路の計数値により、
上記データフイールドの最終部分における１バイ
ト未満の端数ビツト数を判定するようにしたこと
を特徴とする。
以下、本発明を図面により説明する。第２図は
本発明による実施例の通信制御装置における端数
ビツト制御回路である。図中、１は受信回路、２
はカウンタ回路、３は回線からのデータ線、４は
ビツトクロツク線、５は受信データ線、６は処理
要求信号線、７は処理要求リセツト線、８はＦパ
ターン検出信号線、９はビツトカウント出力線で
ある。
本発明による実施例の通信制御装置における端数
ビツト制御回路である。図中、１は受信回路、２
はカウンタ回路、３は回線からのデータ線、４は
ビツトクロツク線、５は受信データ線、６は処理
要求信号線、７は処理要求リセツト線、８はＦパ
ターン検出信号線、９はビツトカウント出力線で
ある。
データ線３とビツトクロツク線４は図示しない
回路対応装置へ接続されており、ビツトクロツク
線４上のビツトクロツクはデータ線３上のデータ
と同期して送出されてくる。また、受信データ線
５、処理要求信号線６、処理要求リセツト線７、
Ｆパターン検出信号線８、ビツトカウント出力線
９は図示しない共通部へ接続されている。
回路対応装置へ接続されており、ビツトクロツク
線４上のビツトクロツクはデータ線３上のデータ
と同期して送出されてくる。また、受信データ線
５、処理要求信号線６、処理要求リセツト線７、
Ｆパターン検出信号線８、ビツトカウント出力線
９は図示しない共通部へ接続されている。
受信回路１は既存の回路であり、データ線３か
ら送出されてくるデータをビツトクロツク線４上
のクロツクにもとづいて、８ビツト単位に組立て
る機能を有している。この組立てられた８ビツト
単位のデータは、その８ビツトのデータがＦパタ
ーン以外の場合に受信データ線５を通して、共通
部へ送らる。また、このとき処理要求信号が処理
要求信号線６を通して、共通部へ送られる。共通
部側では、処理要求信号にもとづき、受信データ
を受取つた後、処理要求リセツト信号を処理要求
リセツト信号線７を通して、受信回路１へ送出す
る。これにより、受信回路１では、処理要求信号
の送出を止める。
ら送出されてくるデータをビツトクロツク線４上
のクロツクにもとづいて、８ビツト単位に組立て
る機能を有している。この組立てられた８ビツト
単位のデータは、その８ビツトのデータがＦパタ
ーン以外の場合に受信データ線５を通して、共通
部へ送らる。また、このとき処理要求信号が処理
要求信号線６を通して、共通部へ送られる。共通
部側では、処理要求信号にもとづき、受信データ
を受取つた後、処理要求リセツト信号を処理要求
リセツト信号線７を通して、受信回路１へ送出す
る。これにより、受信回路１では、処理要求信号
の送出を止める。
さらに、受信回路１はＦパターン検出機能をそ
なえており、データ線３から、ビツトパターン
“01111110”（Ｆパターン）を受信すると、Ｆパタ
ーン検出信号線８により、Ｆパターン検出信号を
共通部へ送るようにする。
なえており、データ線３から、ビツトパターン
“01111110”（Ｆパターン）を受信すると、Ｆパタ
ーン検出信号線８により、Ｆパターン検出信号を
共通部へ送るようにする。
第２図において、本発明により新規にもうけら
れた回路は、カウンタ回路２である。このカウン
タ回路２は、３ビツトからなり、０〜７を計数可
能である。カウンタ回路２は、処理要求信号線６
上の処理要求信号の立上り時点にリセツトされた
後、ビツトクロツク線４上のビツトクロツクによ
り歩進動作を行なう。したがつて、データが８ビ
ツト単位で到来するごとに、０〜７の計数動作を
繰返し行なうようにされる。
れた回路は、カウンタ回路２である。このカウン
タ回路２は、３ビツトからなり、０〜７を計数可
能である。カウンタ回路２は、処理要求信号線６
上の処理要求信号の立上り時点にリセツトされた
後、ビツトクロツク線４上のビツトクロツクによ
り歩進動作を行なう。したがつて、データが８ビ
ツト単位で到来するごとに、０〜７の計数動作を
繰返し行なうようにされる。
さらに、カウンタ回路２は、Ｆパターン検出信
号線８上にＦパターン検出信号が発出されたと
き、その時点で計数動作を停止し、そのときの計
数値を保持するようにされている。
号線８上にＦパターン検出信号が発出されたと
き、その時点で計数動作を停止し、そのときの計
数値を保持するようにされている。
次に、第２図の回路における端数ビツト検出動
作を第３図のシーケンス図により説明する。第２
図の受信回路１は、最初のＦパターン検出後（こ
のときのＦパターン受信では単に同期を取るため
であり、Ｆパターン検出信号はオンにならな
い）、８ビツトパウンダリでビツトを組立ててい
き、まずＡ部を組立てると、最初の処理要求信号
を発出する。このとき、カウンタ回路２は初期値
“０”とされる。カウンタ回路２は初期化される
以前の値は不定であるが、その値が意味を持つの
はＦパターン検出信号８又は処理要求信号６がオ
ンになつたときである。その後、受信回路１が回
線上のデータを１ビツトづつ受信するごとに、す
なわち、１ビツトクロツク到来するごとに、カウ
ンタ回路２は＋１されていく。そして、受信回路
１が次の図示しないＣ部を受信し終ると、カウン
タ回路２は最終値“７”となつており、受信回路
１からの処理要求信号によりカウンタ回路２は再
び初期値“０”とされる。その後、受信回路１は
Ｄ部（データフイールド）を８ビツトづつ組立て
ていき、それと共に、カウンタ回路２は２〜７の
計数動作を繰返していく。
作を第３図のシーケンス図により説明する。第２
図の受信回路１は、最初のＦパターン検出後（こ
のときのＦパターン受信では単に同期を取るため
であり、Ｆパターン検出信号はオンにならな
い）、８ビツトパウンダリでビツトを組立ててい
き、まずＡ部を組立てると、最初の処理要求信号
を発出する。このとき、カウンタ回路２は初期値
“０”とされる。カウンタ回路２は初期化される
以前の値は不定であるが、その値が意味を持つの
はＦパターン検出信号８又は処理要求信号６がオ
ンになつたときである。その後、受信回路１が回
線上のデータを１ビツトづつ受信するごとに、す
なわち、１ビツトクロツク到来するごとに、カウ
ンタ回路２は＋１されていく。そして、受信回路
１が次の図示しないＣ部を受信し終ると、カウン
タ回路２は最終値“７”となつており、受信回路
１からの処理要求信号によりカウンタ回路２は再
び初期値“０”とされる。その後、受信回路１は
Ｄ部（データフイールド）を８ビツトづつ組立て
ていき、それと共に、カウンタ回路２は２〜７の
計数動作を繰返していく。
そして、第３図図示の場合、最後の正規８ビツ
トパウンダリデータRDo-1を受信した後、その次
に受信し組立てたデータRDoは端数データ３ビツ
トとFCS0の一部を含んでいる。さらに、その後
の受信データRDo+1はFCS0の一部とFCS1の一部
を含んでおり、RDo+2はFCS1の一部とＦパター
ンの一部を含んでいる。
トパウンダリデータRDo-1を受信した後、その次
に受信し組立てたデータRDoは端数データ３ビツ
トとFCS0の一部を含んでいる。さらに、その後
の受信データRDo+1はFCS0の一部とFCS1の一部
を含んでおり、RDo+2はFCS1の一部とＦパター
ンの一部を含んでいる。
最後のＦパターン受信後、Ｆパターン検出信号
が発出されるとカウンタ回路２は計数動作を停止
する。第３図図示の場合、カウンタ回路２の計数
値は“３”を示し、端数ビツトと同一の値を有す
る。このように、端数ビツト受信後、Ｆパターン
検出信号がオンになつたとき、カウンタ回路２の
値は常に端数ビツト数を示している。したがつ
て、共通部側では、Ｆパターン検出信号がオンに
なる以前に組立てられた受信データRDo，
RDo+1，RDo+2およびカウンタ回路２の値により
RDo8ビツトを端数の３ビツトとFCS0の５ビツト
に分け、RDo+18ビツトをFCS0の残り３ビツトと
FCS1の５ビツトに分け、RDo+28ビツトをFCS1
の残り３ビツトのみ使用して端数データの組立
て、FCSのチエツクを行なう。更に、次の１フ
レームを連続して受信する場合、受信回路１はＡ
部受信したときに前記の通り処理要求信号６をオ
ンし、このときＦパターン検出信号はオフとな
り、カウンタ回路２は“０”に初期化され、前記
したＡ部組立てと同じ動作を行なう。
が発出されるとカウンタ回路２は計数動作を停止
する。第３図図示の場合、カウンタ回路２の計数
値は“３”を示し、端数ビツトと同一の値を有す
る。このように、端数ビツト受信後、Ｆパターン
検出信号がオンになつたとき、カウンタ回路２の
値は常に端数ビツト数を示している。したがつ
て、共通部側では、Ｆパターン検出信号がオンに
なる以前に組立てられた受信データRDo，
RDo+1，RDo+2およびカウンタ回路２の値により
RDo8ビツトを端数の３ビツトとFCS0の５ビツト
に分け、RDo+18ビツトをFCS0の残り３ビツトと
FCS1の５ビツトに分け、RDo+28ビツトをFCS1
の残り３ビツトのみ使用して端数データの組立
て、FCSのチエツクを行なう。更に、次の１フ
レームを連続して受信する場合、受信回路１はＡ
部受信したときに前記の通り処理要求信号６をオ
ンし、このときＦパターン検出信号はオフとな
り、カウンタ回路２は“０”に初期化され、前記
したＡ部組立てと同じ動作を行なう。
上記したように、本発明によれば、簡単なハー
ドウエアを追加することにより端数ビツトを容易
に検出することが可能となり、共通部の負荷を軽
減することができ、処理能力の向上をもたらすと
いうすぐれた効果を奏する。
ドウエアを追加することにより端数ビツトを容易
に検出することが可能となり、共通部の負荷を軽
減することができ、処理能力の向上をもたらすと
いうすぐれた効果を奏する。
第１図はハイレベル手順におけるフレーム構成
例、第２図は本発明による実施例の通信制御装置
における端数ビツト制御回路、第３図は端数ビツ
ト検出動作シーケンス図である。第２図におい
て、１は受信回路、２はカウンタ回路、３は回線
からのデータ線、４はビツトクロツク線、５は受
信データ線、６は処理要求信号線、７は処理要求
リセツト線、８はＦパターン検出信号線、９はビ
ツトカウンタ出力線である。
例、第２図は本発明による実施例の通信制御装置
における端数ビツト制御回路、第３図は端数ビツ
ト検出動作シーケンス図である。第２図におい
て、１は受信回路、２はカウンタ回路、３は回線
からのデータ線、４はビツトクロツク線、５は受
信データ線、６は処理要求信号線、７は処理要求
リセツト線、８はＦパターン検出信号線、９はビ
ツトカウンタ出力線である。
Claims (1)
- １ １フレームが、先頭のフラグパターンと、ア
ドレスフイールドと、制御フイールドと、データ
フイールドと、フレームチエツクシーケンスと、
最終のフラグパターンとからなるハイレベル手順
を使用する通信制御装置において、バイト単位に
データが受信されるごとに発せられる処理要求信
号により初期化されるとともに、受製ビツトに同
期して回線側から送出されてくるビツトクロツク
により歩進せしめられ、かつフラグパターン検出
信号により歩進を停止せしめられるカウンタ回路
をそなえ、該カウンタ回路の計数値により、上記
データフイールドの最終部分における１バイト未
満の端数ビツト数を判定するようにしたことを特
徴とするハイレベル手順方式による通信制御装置
の端数ビツト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764980A JPS56154852A (en) | 1980-04-30 | 1980-04-30 | Fractional bit control circuit of communication controller on high-level procedure system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764980A JPS56154852A (en) | 1980-04-30 | 1980-04-30 | Fractional bit control circuit of communication controller on high-level procedure system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56154852A JPS56154852A (en) | 1981-11-30 |
| JPS6142989B2 true JPS6142989B2 (ja) | 1986-09-25 |
Family
ID=13061742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5764980A Granted JPS56154852A (en) | 1980-04-30 | 1980-04-30 | Fractional bit control circuit of communication controller on high-level procedure system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56154852A (ja) |
-
1980
- 1980-04-30 JP JP5764980A patent/JPS56154852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56154852A (en) | 1981-11-30 |
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