JPS614309A - 接合形ｆｅｔ差動増幅回路 - Google Patents
接合形ｆｅｔ差動増幅回路Info
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- JPS614309A JPS614309A JP60003152A JP315285A JPS614309A JP S614309 A JPS614309 A JP S614309A JP 60003152 A JP60003152 A JP 60003152A JP 315285 A JP315285 A JP 315285A JP S614309 A JPS614309 A JP S614309A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
- H03F3/45381—Long tailed pairs
- H03F3/45385—Non-folded cascode stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、差動増幅回路に関し、更に詳細には、接合形
電界効果トランジスタ（ＪＦＥＴ）？：差勤倹出素子と
して使用する差動増幅回路に関する。
電界効果トランジスタ（ＪＦＥＴ）？：差勤倹出素子と
して使用する差動増幅回路に関する。
（従来技術）
入力バイアス４流を減少させることは各種の電気回路に
おいて一般に望ましいことである。
おいて一般に望ましいことである。
ＪＦＥＴ＆差動素子として使用する差動増１陽器におい
て、入力バイアス電流は次の４つの主要因に基づいてい
る。
て、入力バイアス電流は次の４つの主要因に基づいてい
る。
ｆＪ４） アバランシェ増倍作用による衝突イオン化
電流 （２） 発生・再結合に起因する空間電荷領域内に形
成される発生電流 １３） 絶縁分離ではなく接合分離が使用されろこと
によるエピタキシャル・サブストレート汲合漏Ｊ１電流 （４）空間電荷領域の外部に発生される電子・ホール対
が空間電荷領域に拡散することによる拡散゛電流 入力バイアス電流を減少させる努力は、各種の浦償′電
流を導入することによって、エピタキシャル・サブスト
レート接合凋れ′電流を減少させることに回けられてき
た。しかし、衝突イオン化電流の影響については考慮さ
れなかった。その衝突イオン化電流は、ＪＦＥＴが大き
い電流、尚いゲート・ドレーン′小圧で動作するとき、
順著となる。
電流 （２） 発生・再結合に起因する空間電荷領域内に形
成される発生電流 １３） 絶縁分離ではなく接合分離が使用されろこと
によるエピタキシャル・サブストレート汲合漏Ｊ１電流 （４）空間電荷領域の外部に発生される電子・ホール対
が空間電荷領域に拡散することによる拡散゛電流 入力バイアス電流を減少させる努力は、各種の浦償′電
流を導入することによって、エピタキシャル・サブスト
レート接合凋れ′電流を減少させることに回けられてき
た。しかし、衝突イオン化電流の影響については考慮さ
れなかった。その衝突イオン化電流は、ＪＦＥＴが大き
い電流、尚いゲート・ドレーン′小圧で動作するとき、
順著となる。
ＪＦＥＴが賃出力インピーダンスを示す飽和領域で動作
することは通常望ましいことである。ゲート・ドレーン
電圧がピンチオフ′酸圧（Ｖｐ）ヲ超えろとぎ飽和とな
る。このモードでは、ＪＦＥＴのチャンネル頭載がピン
チオフとなって、流れ続げろドレーン電流はゲート・ド
レーン市５圧の変化と実質上無関係となる。ＪＦＥＴＩ
Ｊ″−飽和状態を維持１−ろことを保証するためには、
ゲート・ドレーン電ＬＥ ％＠ Ｖ ｐよりもかなり高
いレベルに保持されろことになり、それによって入力バ
イアス電流に対する衝突イオン化゛電流の寄与度が高く
なる。
することは通常望ましいことである。ゲート・ドレーン
電圧がピンチオフ′酸圧（Ｖｐ）ヲ超えろとぎ飽和とな
る。このモードでは、ＪＦＥＴのチャンネル頭載がピン
チオフとなって、流れ続げろドレーン電流はゲート・ド
レーン市５圧の変化と実質上無関係となる。ＪＦＥＴＩ
Ｊ″−飽和状態を維持１−ろことを保証するためには、
ゲート・ドレーン電ＬＥ ％＠ Ｖ ｐよりもかなり高
いレベルに保持されろことになり、それによって入力バ
イアス電流に対する衝突イオン化゛電流の寄与度が高く
なる。
（発明の概要）
従来技術に関連の前記問題に鑑み、本発明の目的は、入
力バイアス電流を減少させることによって特徴付けられ
ろ新規にして改良され゛たＪＦＥＴ、−差動増幅段を提
供することである。
力バイアス電流を減少させることによって特徴付けられ
ろ新規にして改良され゛たＪＦＥＴ、−差動増幅段を提
供することである。
本発明の他の目的は、全入力バイアス電流に対する衝突
イオン化電流の影響が非譜に小さくなるレベルにＪ Ｐ
Ｅ Ｔのゲート・ドレーン亀田が設定される新規にし
て改良されたＪ Ｆ Ｅ Ｔ差動増幅段を提供し、そし
て＠記しベルにゲート・ドレーン電圧を維持する方法を
提供することである。
イオン化電流の影響が非譜に小さくなるレベルにＪ Ｐ
Ｅ Ｔのゲート・ドレーン亀田が設定される新規にし
て改良されたＪ Ｆ Ｅ Ｔ差動増幅段を提供し、そし
て＠記しベルにゲート・ドレーン電圧を維持する方法を
提供することである。
本発明の前記及び他の目的を達成するため、差動段に接
続される対になったＪＦＥＴに充分な電流が供給され、
ゲート・ソース電圧がＶｐ以下に維持される。Ｊ １”
Ｅ Ｔのソースとドレーン間にレー続されろ回路手段
が少なくともゲート・ソース屯田とＶｐとの差に等しい
電、王を発生し、そねによってゲート・ドレーン電Ｅｆ
Ｅ’ｔ 少なくともＶｐに保持してＪＦＥＴ化飽和に維
持する。この回路手段は、、］ＦＥＴのゲート・ソース
屯田とＶｐとの差にほぼ等しい電圧化発生するように選
定され、それによってＪ Ｆ Ｅ Ｔを飽和に維持する
のに必要な最小レベルにゲート・ドレーン屯田とその゛
屯田による入力バイアス電流ケ設定する。
続される対になったＪＦＥＴに充分な電流が供給され、
ゲート・ソース電圧がＶｐ以下に維持される。Ｊ １”
Ｅ Ｔのソースとドレーン間にレー続されろ回路手段
が少なくともゲート・ソース屯田とＶｐとの差に等しい
電、王を発生し、そねによってゲート・ドレーン電Ｅｆ
Ｅ’ｔ 少なくともＶｐに保持してＪＦＥＴ化飽和に維
持する。この回路手段は、、］ＦＥＴのゲート・ソース
屯田とＶｐとの差にほぼ等しい電圧化発生するように選
定され、それによってＪ Ｆ Ｅ Ｔを飽和に維持する
のに必要な最小レベルにゲート・ドレーン屯田とその゛
屯田による入力バイアス電流ケ設定する。
好適実施例において、回路手段１ｉＪＦＥＴの第１対と
カスコード接続された第２対のＪＦＥＴから成り、その
ゲートが第１対のソース屯田と実質上同じ電圧に保持さ
れる。そのＪ Ｆ Ｅ Ｔの各々には０．２５ ＩＤ５
５ にほぼ等しい電流が供給され、それによって既知
のＪ Ｉ” Ｅ Ｔ関係を利用して各ＦＥＴに対して０
．５Ｖｐにほぼ等しいゲート・ソース′亀ｌ
ｌＥを確立する。第２のＪＦＥＴ対のゲートは第
１対のソースと実質上等しい電圧に維持されるので漸増
するゲート・ソース成田は第１対に対してＶｐにほぼ等
しいゲート・ドレーン４Ｅ＆発生する。
カスコード接続された第２対のＪＦＥＴから成り、その
ゲートが第１対のソース屯田と実質上同じ電圧に保持さ
れる。そのＪ Ｆ Ｅ Ｔの各々には０．２５ ＩＤ５
５ にほぼ等しい電流が供給され、それによって既知
のＪ Ｉ” Ｅ Ｔ関係を利用して各ＦＥＴに対して０
．５Ｖｐにほぼ等しいゲート・ソース′亀ｌ
ｌＥを確立する。第２のＪＦＥＴ対のゲートは第
１対のソースと実質上等しい電圧に維持されるので漸増
するゲート・ソース成田は第１対に対してＶｐにほぼ等
しいゲート・ドレーン４Ｅ＆発生する。
この電圧はＪＩ；’ＥＴを飽和に維持するのに必要な最
小の′屯田であり、その結果入力バイアス電流が減少さ
せられろ。第１対化第２対のゲートのキャパシタンスか
らバッファするために、Ｔ Ｆ Ｅ Ｔの第６対が使用
される。
小の′屯田であり、その結果入力バイアス電流が減少さ
せられろ。第１対化第２対のゲートのキャパシタンスか
らバッファするために、Ｔ Ｆ Ｅ Ｔの第６対が使用
される。
（実施例の説明）
本発明を以下実施例に従って詳細に説明する。
本発明の基本形が第１図に示される。１対の接合形ＪＦ
ＥＴＪ１及びＪ２が差動増幅段として接続され、それら
のソースは一緒に結合され、ゲート′は夫々のバイアス
電圧を受けろ。′電流源■１は典型的には１５ボルトの
正電圧バス■＋に接続され、Ｊｌ及びＪ２の共通のソー
ス濫読に電流を供給−ｔろ。通常の動作においては、１
１からの電流Ｉ、まＪｌとＪ２に実質上等しく分割され
る。
ＥＴＪ１及びＪ２が差動増幅段として接続され、それら
のソースは一緒に結合され、ゲート′は夫々のバイアス
電圧を受けろ。′電流源■１は典型的には１５ボルトの
正電圧バス■＋に接続され、Ｊｌ及びＪ２の共通のソー
ス濫読に電流を供給−ｔろ。通常の動作においては、１
１からの電流Ｉ、まＪｌとＪ２に実質上等しく分割され
る。
付加的Ｊ ｌ” Ｅ Ｔの対Ｊ６及びＪ４は夫々Ｊ１及
びＪ２とカスコード接続（即ち直列縦続）され、Ｊ６と
Ｊ４のソースは夫々Ｊ１とＪ２のドレーンに接続されろ
。Ｊ６及びＪ４のゲートはＪｌ及びＪ２の共通ソース後
続に接続され、それによってＪ６及びＪ４のゲートをＪ
ｌ及びＪ２のソースと同じ電圧レベルに保持する。
びＪ２とカスコード接続（即ち直列縦続）され、Ｊ６と
Ｊ４のソースは夫々Ｊ１とＪ２のドレーンに接続されろ
。Ｊ６及びＪ４のゲートはＪｌ及びＪ２の共通ソース後
続に接続され、それによってＪ６及びＪ４のゲートをＪ
ｌ及びＪ２のソースと同じ電圧レベルに保持する。
Ｊ ３及び１．■４のドレーンは、夫々、能動負荷回路
２に出力″電流１゜１及び■。２を伝送する。能動負荷
回路は、本願と発明者が同一であり、昭和５９年９月２
１日（（出願された特願昭５９−１９８３９７５のｌ
Ｊ Ｉ” Ｅ Ｔ能動負荷入力段」に示されろ型式のも
のでもよく、また、能動回路素子を使用する他の９荷回
路でもよい。
２に出力″電流１゜１及び■。２を伝送する。能動負荷
回路は、本願と発明者が同一であり、昭和５９年９月２
１日（（出願された特願昭５９−１９８３９７５のｌ
Ｊ Ｉ” Ｅ Ｔ能動負荷入力段」に示されろ型式のも
のでもよく、また、能動回路素子を使用する他の９荷回
路でもよい。
回：隋パラメータを調節してトランジスタの不整合の影
ｉｌを消去することはできろけれども１．Ｊｌ。
ｉｌを消去することはできろけれども１．Ｊｌ。
Ｊ２’、Ｊ’５及びＪ４は望ましくは和瓦に整合されろ
。
。
トランジスタが整合することによって、各種トランジス
タの０．５１Ｄ５５ に等しい電流を供給するように１
１が選定される。Ｉ ＤＳＳは、ＪＦＥＴのゲートとソ
ースが一緒に接続されているとき流れるドレーン電流と
して定義づけされ、Ｊ’ＦＥＴｌ７）特性を示すのに使
用される共通のパラメータである。
タの０．５１Ｄ５５ に等しい電流を供給するように１
１が選定される。Ｉ ＤＳＳは、ＪＦＥＴのゲートとソ
ースが一緒に接続されているとき流れるドレーン電流と
して定義づけされ、Ｊ’ＦＥＴｌ７）特性を示すのに使
用される共通のパラメータである。
差動増幅器のＪＦＥＴは、通常、供給される電流をほぼ
等しく分割するので、ＪＦＥＴＪｌ乃至ＪＦＥＴ Ｊ
４は谷々０．２５ Ｉｎ５ｓ にほぼ等しいソース及
びドレーン電流を流す、既知のＪＦＥＴ特性によれば、
この′電圧レベルにおいて、 各ＪＦＥＴのゲート・ソ
ース成田はほぼ０．５Ｖｐに等しくなる。こうして、Ｊ
ｌ及びＪろのソースｔｌＥは夫々のゲート准ＩＥケ約０
．５Ｖｐだけ超えろことになる。
等しく分割するので、ＪＦＥＴＪｌ乃至ＪＦＥＴ Ｊ
４は谷々０．２５ Ｉｎ５ｓ にほぼ等しいソース及
びドレーン電流を流す、既知のＪＦＥＴ特性によれば、
この′電圧レベルにおいて、 各ＪＦＥＴのゲート・ソ
ース成田はほぼ０．５Ｖｐに等しくなる。こうして、Ｊ
ｌ及びＪろのソースｔｌＥは夫々のゲート准ＩＥケ約０
．５Ｖｐだけ超えろことになる。
Ｊｌのソースは、Ｔ５のゲート同じ電圧レベルに保持さ
れ、そして、ＴＩのドレーンはＪ６のソースと同−電圧
レベルに保持されるので、Ｊｌのゲート・ドレーン電圧
はほばＱ、５Ｖｐ＋０．５Ｖｐ、即ちほぼＶｐに保持さ
れることになる。同様に、Ｊ２のゲート・ドレーン電、
ＩＥもほぼＶｐに保持される。
れ、そして、ＴＩのドレーンはＪ６のソースと同−電圧
レベルに保持されるので、Ｊｌのゲート・ドレーン電圧
はほばＱ、５Ｖｐ＋０．５Ｖｐ、即ちほぼＶｐに保持さ
れることになる。同様に、Ｊ２のゲート・ドレーン電、
ＩＥもほぼＶｐに保持される。
■ｐＨまＪ １及びＪ２＆所望の飽和状態に維持するの
に必要な最小のゲート・ドレーン電圧であるので、Ｊｌ
及びＪ２は飽和状態に維持されろっこれらのＪＦＥＴの
衝突イオン化・電流は印加される逆バイｒス屯田に対し
て指数関数的に変化するので、比較的低いゲート・ドレ
ーン電圧が衝突イオン化電流しベル？吐くすることを保
証し、それによって入力バイアス直流をより小さくする
。また。
に必要な最小のゲート・ドレーン電圧であるので、Ｊｌ
及びＪ２は飽和状態に維持されろっこれらのＪＦＥＴの
衝突イオン化・電流は印加される逆バイｒス屯田に対し
て指数関数的に変化するので、比較的低いゲート・ドレ
ーン電圧が衝突イオン化電流しベル？吐くすることを保
証し、それによって入力バイアス直流をより小さくする
。また。
衝突イオン化電流はど１ｔま大きく減少しないけれども
、発生電流も減少し、それによって全入力バイアス直流
を小さくする。
、発生電流も減少し、それによって全入力バイアス直流
を小さくする。
５１及びＪ２のゲート・ドレ゛−ン電王がｌＥ確にＶｐ
で動作することは、ＪＦＥＴを飽和に維持ずろとともに
、入カバイ了ス電流ヲ酸小に−４るため−の最適条件で
ある。Ｊｌのレベル’Ｙ ｏ、 ５１ＤＳＳ 以下に低
下させろことにより、各Ｊ Ｆ Ｅ Ｔ乞ｌ麓ねろ１０
；流〜０．２５１ ＤＳＳ 以下に１氏下させ、各、１
ＦＥＴのゲート・ノース′串圧＆０．５：Ｖｐよりも尚
く上昇させろ。そのＩ１１！由Ｃは、ゲート・ソース県
５圧１はトランジスタ電流に対し反比例てろからである
。こうして、Ｊ １及びＪ２’ＹＦ！相に維持するため
、各トランジスタを流れる電流１１ま０．２５ Ｉｎ５
ｓ より晶くないレベルに維持されなけれはならず、
従って１１は０．５１ｎｓｓ よりも大きくなっては
ならない。よ？ り低い゛…；流レベルで
製造変動や過度現竣を補償すると共に、トランジスタ馨
飽和に保１守することができるけれども、１１が０．５
１ＤＳＳ よりもかなり小さくなると、入力バイアス
直流の増加も相当なものになり得ろ。
で動作することは、ＪＦＥＴを飽和に維持ずろとともに
、入カバイ了ス電流ヲ酸小に−４るため−の最適条件で
ある。Ｊｌのレベル’Ｙ ｏ、 ５１ＤＳＳ 以下に低
下させろことにより、各Ｊ Ｆ Ｅ Ｔ乞ｌ麓ねろ１０
；流〜０．２５１ ＤＳＳ 以下に１氏下させ、各、１
ＦＥＴのゲート・ノース′串圧＆０．５：Ｖｐよりも尚
く上昇させろ。そのＩ１１！由Ｃは、ゲート・ソース県
５圧１はトランジスタ電流に対し反比例てろからである
。こうして、Ｊ １及びＪ２’ＹＦ！相に維持するため
、各トランジスタを流れる電流１１ま０．２５ Ｉｎ５
ｓ より晶くないレベルに維持されなけれはならず、
従って１１は０．５１ｎｓｓ よりも大きくなっては
ならない。よ？ り低い゛…；流レベルで
製造変動や過度現竣を補償すると共に、トランジスタ馨
飽和に保１守することができるけれども、１１が０．５
１ＤＳＳ よりもかなり小さくなると、入力バイアス
直流の増加も相当なものになり得ろ。
すべてのトランジスタ馨相互に整合させ５回路の平、５
！Ｉ及びコモン・モード電圧範囲（増幅器の必安な性能
什株が満されろ入力１１；圧範囲）を強化すること；ｌ
ま望ま（−１いことであろげれども、Ｊ６及びＪ４はＪ
ｌ及びＪ２と異なる人ぎさにスケールすることも可能で
ある。その場合、■１の太ぎさは、Ｊｌ及びＪ２のゲー
ト・ドレーン屯田が少なくともＶｐに維持されろことを
保証するように調節されなげればならない。
！Ｉ及びコモン・モード電圧範囲（増幅器の必安な性能
什株が満されろ入力１１；圧範囲）を強化すること；ｌ
ま望ま（−１いことであろげれども、Ｊ６及びＪ４はＪ
ｌ及びＪ２と異なる人ぎさにスケールすることも可能で
ある。その場合、■１の太ぎさは、Ｊｌ及びＪ２のゲー
ト・ドレーン屯田が少なくともＶｐに維持されろことを
保証するように調節されなげればならない。
第２図を参照すると、基本回路σ）改良が示されろ。第
２図においてＩ、士、ＪろとＪ４のゲートに生じ得ろ大
きなキャパシタンスからＪｌ及びＪ２＆バッファするた
め、付加的、ＴＩ”ＥＴＪ５及びＪ６が加えられ、それ
によって増幅器のＡＣ動作に対するキャパシタンスの影
響Ｗ＝和する。この回路において、Ｊ３及びＪ４のゲー
ト間、そしてＪｌ及びＪ２のソース間の接続はＪ５のソ
ース・ドレーン回路馨辿り、ＪＣ５のソースはＪ３．Ｊ
４のゲートに、そしてＪ ５のゲートはＪ１、Ｊ２のソ
ースに従続されＺ）。Ｊ５のドレーン１、ま、典型的に
は一１５ボルトであるに１電１モバス■−に接続される
。
２図においてＩ、士、ＪろとＪ４のゲートに生じ得ろ大
きなキャパシタンスからＪｌ及びＪ２＆バッファするた
め、付加的、ＴＩ”ＥＴＪ５及びＪ６が加えられ、それ
によって増幅器のＡＣ動作に対するキャパシタンスの影
響Ｗ＝和する。この回路において、Ｊ３及びＪ４のゲー
ト間、そしてＪｌ及びＪ２のソース間の接続はＪ５のソ
ース・ドレーン回路馨辿り、ＪＣ５のソースはＪ３．Ｊ
４のゲートに、そしてＪ ５のゲートはＪ１、Ｊ２のソ
ースに従続されＺ）。Ｊ５のドレーン１、ま、典型的に
は一１５ボルトであるに１電１モバス■−に接続される
。
Ｊ６σ）ゲート及びソースは一緒にＶ＋に接続され、ド
レーンシよＪ５のソースに１ｄ続される。Ｊ６のゲート
及びソースは一緒に短絡されるので、Ｊ６’＋’Ｊ：Ｌ
ｎｓｓ に等しい直流を流さなげねばならないっこσ）
１に流は■５に送Ｃ）れろ。こり、ｊ！ソース拳ゲート
電１モを実情上塔と反定している。こうして１．１１
・ 、■２σ）ソースは、依然としてＪ３．Ｊ４＆）ゲ
ートと同−市）モレベルに維持され、バッファ・トラン
ジスタＪ５．．Ｊ６は１ｕ路り）Ａ’Ｃ動作を妨げない
。
レーンシよＪ５のソースに１ｄ続される。Ｊ６のゲート
及びソースは一緒に短絡されるので、Ｊ６’＋’Ｊ：Ｌ
ｎｓｓ に等しい直流を流さなげねばならないっこσ）
１に流は■５に送Ｃ）れろ。こり、ｊ！ソース拳ゲート
電１モを実情上塔と反定している。こうして１．１１
・ 、■２σ）ソースは、依然としてＪ３．Ｊ４＆）ゲ
ートと同−市）モレベルに維持され、バッファ・トラン
ジスタＪ５．．Ｊ６は１ｕ路り）Ａ’Ｃ動作を妨げない
。
以上、本発明ケ特定の実施例（ｔこ従って説明したが、
各棟の全史及び他の実施例が０Ｊ′曲であること１、ま
当盾者には明らかである。
各棟の全史及び他の実施例が０Ｊ′曲であること１、ま
当盾者には明らかである。
第１図は不発明の基本形の回路、第２図はキャパシタン
スのバソファケ行う本発明の別の実施例の回路図で′あ
るう
スのバソファケ行う本発明の別の実施例の回路図で′あ
るう
Claims (5)
- （１）差動増幅段として接続される第１及び第２の接合
形電界効果トランジスタ（ＪＦＥＴ）（Ｊ１、Ｊ２）で
あって、それらのソースが一緒に接続され、それらのゲ
ートが夫々の入力電圧信号を受けることが可能な第１及
び第２ＪＦＥＴと、 前記ＪＦＥＴ（Ｊ１、Ｊ２）に電流を供給するように接
続される電流源（１１）であって、その電流源によって
供給される電流の大きさが前記２つのＪＦＥＴ（Ｊ１、
Ｊ２）に対しそれらのピンチオフ電圧（Ｖｐ）よりも小
さいゲート・ソース電圧を確立するのに充分な大きさで
ある電流源と、前記第１及び第２ＪＦＥＴ（Ｊ１、Ｊ２
）のソース及びドレーン間に夫々接続される第１及び第
２回路手段（Ｊ３、Ｊ４）であって、夫々のＪＦＥＴ（
Ｊ１、Ｊ２）に対し少なくともゲート・ソース電圧とＶ
ｐとの差と同じ大きさの電圧を発生し、それによってＪ
ＦＥＴ（Ｊ１、Ｊ２）のゲート・ドレーン電圧が少なく
ともＶｐに維持されて前記ＪＦＥＴを高出力インピーダ
ンスの飽和モードに保持する、回路手段と、 から構成されるＪＦＥＴ差動増幅回路。 - （２）前記回路手段の各々が、夫々のＪＦＥＴ（Ｊ１、
Ｊ２）に対してゲート・ソース電圧とＶｐとの差にほぼ
等しい電圧を発生し、それによってＪＦＥＴ（Ｊ１、Ｊ
２）のゲート・ドレーン電圧がほぼＶｐに維持され、入
力バイアス直流を減少させる、特許請求の範囲第１項記
載のＪＦＥＴ差動増幅回路。 - （３）前記第１回路手段が前記第１ＪＦＥＴ（Ｊ１）と
カスコード接続される第３ＪＦＥＴ（Ｊ３）から成り、
そのゲートが前記第１ＪＦＥＴのソースに接続され、前
記第２回路手段が前記第２ＪＦＥＴ（Ｊ２）とカスコー
ド接続される第４ＪＦＥＴ（Ｊ４）から成り、そのゲー
トが第２ＪＦＥＴのソースに接続される、特許請求の範
囲第１項記載のＪＦＥＴ差動増幅回路。 - （４）差動増幅段として接続される第１対のＪＦＥＴ（
Ｊ１、Ｊ２）であって、それらのソースが一緒に接続さ
れ、それらのゲートが夫々の入力電圧信号を受けること
が可能な第１対のＪＦＥＴに対する入力バイアス電流を
制御する方法であって、 前記第１対のＪＦＥＴ（Ｊ１、Ｊ２）を第２対のＪＦＥ
Ｔ（Ｊ３、Ｊ４）にカスコード接続し、前記第１対のＪ
ＦＥＴのソース電圧を前記第２対のＪＦＥＴのゲート電
圧に実質上等しくし、前記各ＪＦＥＴ（Ｊ１、Ｊ２、Ｊ
３、Ｊ４）に０．２５Ｉ＿Ｄ＿Ｓ＿Ｓより大きくない所
定の電流を指向させ、それによって各ＪＦＥＴのゲート
・ソース電圧が少なくとも０．５Ｖｐのレベルに維持さ
れ、前記第１対のＪＦＥＴのゲート・ドレーン電圧が少
なくともＶｐのレベルに維持され、それによって前記第
１対のＪＦＥＴを所定のゲート・ドレーン電圧で飽和状
態に維持する、 ことから構成される入力バイアス電流制御方法。 - （５）前記各ＪＦＥＴ（Ｊ１、Ｊ２、Ｊ３、Ｊ４）に指
向されたソース・ドレーン電流がほぼ０．２５ＩＤｓｓ
で、それによって前記第１対のＪＦＥＴ（Ｊ１、Ｊ２）
のゲート・ドレーン電圧をほぼＶｐに維持し、それらを
飽和状態に保持するとともに、それらの入力バイアス電
流を比較的低く維持する、特許請求の範囲第４項記載の
制御方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US06/621,053 US4538115A (en) | 1984-06-15 | 1984-06-15 | JFET Differential amplifier stage with method for controlling input current |
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| Publication Number | Publication Date |
|---|---|
| JPS614309A true JPS614309A (ja) | 1986-01-10 |
| JPH07114333B2 JPH07114333B2 (ja) | 1995-12-06 |
Family
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|---|---|---|---|
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Country Status (4)
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| JP (1) | JPH07114333B2 (ja) |
| DE (1) | DE3576257D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1984
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1985
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- 1985-03-19 DE DE8585301900T patent/DE3576257D1/de not_active Expired - Fee Related
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