JPH053006B2 - - Google Patents
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- JPH053006B2 JPH053006B2 JP61141684A JP14168486A JPH053006B2 JP H053006 B2 JPH053006 B2 JP H053006B2 JP 61141684 A JP61141684 A JP 61141684A JP 14168486 A JP14168486 A JP 14168486A JP H053006 B2 JPH053006 B2 JP H053006B2
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- Japan
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- input
- signal
- port
- gate
- data
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ入力回路に関し、デイジタ
ル信号・アナログ信号共用の入力ポートを有する
データ入力回路に関するものである。
ル信号・アナログ信号共用の入力ポートを有する
データ入力回路に関するものである。
第３図は従来のデータ入力回路を示す回路図で
あり、図において、１はデイジタル信号、アナロ
グ信号共用の入力ポート、２はそれぞれの信号を
内部データ・バス３又はＡ／Ｄ変換器４へ伝送す
るデータ・バス、５，６はデイジタル信号用のバ
ツフア、７はポート読み出し第１の信号８によつ
てオンする第１のトランスフアゲート、９はポー
ト読み出し第２の信号１０によつてオンする第２
のトランスフアゲートである。
あり、図において、１はデイジタル信号、アナロ
グ信号共用の入力ポート、２はそれぞれの信号を
内部データ・バス３又はＡ／Ｄ変換器４へ伝送す
るデータ・バス、５，６はデイジタル信号用のバ
ツフア、７はポート読み出し第１の信号８によつ
てオンする第１のトランスフアゲート、９はポー
ト読み出し第２の信号１０によつてオンする第２
のトランスフアゲートである。
次に、動作について説明する。
このポートのデータ入力回路における入力動作
は大別して次の２種類がある。即ち、(A)デイジタ
ル信号を入力する動作と、(B)アナログ信号を入力
する動作である。
は大別して次の２種類がある。即ち、(A)デイジタ
ル信号を入力する動作と、(B)アナログ信号を入力
する動作である。
まず、(A)の動作について説明する。入力ポート
１からデイジタル信号を読み取り、データ・バス
２にその信号をのせる。そして、このデイジタル
信号をバツフア５，６で増幅させ、ポート読み出
し第１の信号８によつてゲートが開かれた第１の
トランスフアゲート７を介して内部データ・バス
３へと伝送する。
１からデイジタル信号を読み取り、データ・バス
２にその信号をのせる。そして、このデイジタル
信号をバツフア５，６で増幅させ、ポート読み出
し第１の信号８によつてゲートが開かれた第１の
トランスフアゲート７を介して内部データ・バス
３へと伝送する。
次に(B)の動作について説明する。入力ポート１
よりアナログ信号を読み取り、データ・バス２に
その信号をのせる。そして、このアナログ信号
を、ポート読み出し第２の信号１０によつてゲー
トが開かれた第２のトランスフアゲート９を介し
て、アナログデータ・バスに伝送し、Ａ／Ｄ変換
器４に入力する。
よりアナログ信号を読み取り、データ・バス２に
その信号をのせる。そして、このアナログ信号
を、ポート読み出し第２の信号１０によつてゲー
トが開かれた第２のトランスフアゲート９を介し
て、アナログデータ・バスに伝送し、Ａ／Ｄ変換
器４に入力する。
上記従来のデータ入力回路は、上記のように、
入力ポート１がアナログ信号とデイジタル信号と
に共用されており、アナログまたはデイジタル信
号からなるデータ入力信号からデイジタルデータ
が読み取られるように構成されている。
入力ポート１がアナログ信号とデイジタル信号と
に共用されており、アナログまたはデイジタル信
号からなるデータ入力信号からデイジタルデータ
が読み取られるように構成されている。
しかるに、上記(B)動作、即ち、入力ポート１に
アナログ信号が入力された時、データ・バスから
の信号は、バツフア５にも入力されるため、バツ
フア５に該バツフア５のスレシヨルド電圧の中間
値（2.5V程度）が入力された時、該バツフア５
を構成するｎチヤネルトランジスタとｐチヤネル
トランジスタが共にオンして貫通電流が流れてし
まい、アナログ信号が入力された際に不用な電力
損失を招いてしまう問題点があつた。
アナログ信号が入力された時、データ・バスから
の信号は、バツフア５にも入力されるため、バツ
フア５に該バツフア５のスレシヨルド電圧の中間
値（2.5V程度）が入力された時、該バツフア５
を構成するｎチヤネルトランジスタとｐチヤネル
トランジスタが共にオンして貫通電流が流れてし
まい、アナログ信号が入力された際に不用な電力
損失を招いてしまう問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、アナログ信号入力時の不用な
電力損失をなくすことができるデータ入力回路を
得ることを目的とする。
になされたもので、アナログ信号入力時の不用な
電力損失をなくすことができるデータ入力回路を
得ることを目的とする。
この発明にかかるデータ入力回路は、デイジタ
ル信号を増幅するバツフアに、NANDゲート
（NORゲート）を付加し、該NANDゲート
（NORゲート）の一方の入力にポート読み出し信
号が入力され、他方の入力にデータ・バスからの
信号が入力されるようにしたものである。
ル信号を増幅するバツフアに、NANDゲート
（NORゲート）を付加し、該NANDゲート
（NORゲート）の一方の入力にポート読み出し信
号が入力され、他方の入力にデータ・バスからの
信号が入力されるようにしたものである。
この発明においては、データ・バスからのデイ
ジタル信号を受けるバツフアをその一方の入力に
ポート読み出し信号が入力されるNANDゲート
（NORゲート）で構成したから、該バツフアにス
レシヨルド近傍の電圧（信号）が入力されても、
該バツフアはポート読み出し信号が“Ｈ”になら
ない限り、貫通電流は流れない。
ジタル信号を受けるバツフアをその一方の入力に
ポート読み出し信号が入力されるNANDゲート
（NORゲート）で構成したから、該バツフアにス
レシヨルド近傍の電圧（信号）が入力されても、
該バツフアはポート読み出し信号が“Ｈ”になら
ない限り、貫通電流は流れない。
第１図は、この発明の一実施例を示すデータ入
力回路の回路図であり、図において、図３と同一
符号は同一または相当する部分を示し、１１は一
方の入力に入力ポート１からのデータ信号、他方
の入力にポート読み出し第１の信号８が入力され
るNANDゲートであり、このデータ入力回路は、
図３に示した従来のデータ入力回路におけるバツ
フア５を該NANDゲート１１で置き換えた構成
になつている。
力回路の回路図であり、図において、図３と同一
符号は同一または相当する部分を示し、１１は一
方の入力に入力ポート１からのデータ信号、他方
の入力にポート読み出し第１の信号８が入力され
るNANDゲートであり、このデータ入力回路は、
図３に示した従来のデータ入力回路におけるバツ
フア５を該NANDゲート１１で置き換えた構成
になつている。
第２図は、上記NANDゲート１１の具体例を
示す回路図であり、該NANDゲート１１は、電
源と接地間にｐチヤネルトランジスタ１５、ｎチ
ヤネルトランジスタ１２，１４がこの順に直列に
接続され、該ソースが接地されたｎチヤネルトラ
ンジスタ１４のゲートとドレインが電源に接続さ
れたｐチヤネルトランジスタ１５のゲートにポー
ト読み出し第１の信号８が入力され、ｎチヤネル
トランジスタ１２のゲートと上記電源とは異なる
他の電源にドレインが接続され、ソースがｐチヤ
ネルトランジスタ１５とｎチヤネルトランジスタ
１２の接続点に接続されたｐチヤネルトランジス
タ１３のゲートとにデータ・バス２からのデータ
入力信号が入力されるよう構成されている。
示す回路図であり、該NANDゲート１１は、電
源と接地間にｐチヤネルトランジスタ１５、ｎチ
ヤネルトランジスタ１２，１４がこの順に直列に
接続され、該ソースが接地されたｎチヤネルトラ
ンジスタ１４のゲートとドレインが電源に接続さ
れたｐチヤネルトランジスタ１５のゲートにポー
ト読み出し第１の信号８が入力され、ｎチヤネル
トランジスタ１２のゲートと上記電源とは異なる
他の電源にドレインが接続され、ソースがｐチヤ
ネルトランジスタ１５とｎチヤネルトランジスタ
１２の接続点に接続されたｐチヤネルトランジス
タ１３のゲートとにデータ・バス２からのデータ
入力信号が入力されるよう構成されている。
以下、動作について説明する。
このデータ入力回路では、アナログ電圧（信
号）を読み込まれると、データ・バス２にその信
号がのせられ、ポート読み出し第２の信号１０に
よつてそのゲートが開かれたトランスフアゲート
９を介して、アナログ・データ・バスに伝送さ
れ、Ａ／Ｄ変換器４に到達する。一方、この際、
データ・バス２はNANDゲート１１にも接続さ
れているため、上記アナログ電圧（信号）は
NANDゲート１１にも入力されてしまう。従来
の第３図に示すデータ入力回路では、このアナロ
グ電圧（信号）を受けるバツフア５がインバータ
で構成されているため、例えば、入力電圧がスレ
シヨルド電圧近傍（2.3V程度）の値であるとき、
該インバータを構成するｎチヤネルトランジスタ
とｐチヤネルトランジスタがともにオンして、貫
通電流が流れるが、このデータ入力回路では、上
記アナログ電圧（信号）を受けるNANDゲート
１１は、該NANDゲート１１を構成するｎチヤ
ネルトランジスタ１２とｐチヤネルトランジスタ
１３がともにオンしても、その一方の入力にポー
ト読み出し第１の信号８が入力されるため、この
ポート読み出し第１の信号８が“Ｌ”の間は、ｎ
チヤネルトランジスタ１４が常にオフしているの
で、貫通電流は発生せず、不用な電力損失を発生
しない。
号）を読み込まれると、データ・バス２にその信
号がのせられ、ポート読み出し第２の信号１０に
よつてそのゲートが開かれたトランスフアゲート
９を介して、アナログ・データ・バスに伝送さ
れ、Ａ／Ｄ変換器４に到達する。一方、この際、
データ・バス２はNANDゲート１１にも接続さ
れているため、上記アナログ電圧（信号）は
NANDゲート１１にも入力されてしまう。従来
の第３図に示すデータ入力回路では、このアナロ
グ電圧（信号）を受けるバツフア５がインバータ
で構成されているため、例えば、入力電圧がスレ
シヨルド電圧近傍（2.3V程度）の値であるとき、
該インバータを構成するｎチヤネルトランジスタ
とｐチヤネルトランジスタがともにオンして、貫
通電流が流れるが、このデータ入力回路では、上
記アナログ電圧（信号）を受けるNANDゲート
１１は、該NANDゲート１１を構成するｎチヤ
ネルトランジスタ１２とｐチヤネルトランジスタ
１３がともにオンしても、その一方の入力にポー
ト読み出し第１の信号８が入力されるため、この
ポート読み出し第１の信号８が“Ｌ”の間は、ｎ
チヤネルトランジスタ１４が常にオフしているの
で、貫通電流は発生せず、不用な電力損失を発生
しない。
このような本実施例のデータ入力回路では、デ
ータ・バス２と内部データバス３に続く第１のト
ランスフアゲート７の間のデイジタル信号を増幅
されるバツフアに、その一方に上記第１のトラン
スフアゲート７のポート読み出し第１の信号８が
入力されるNANDゲート１１を用いているので、
入力ポート１にアナログ信号が入力された時、該
アナログ信号がNANDゲート１１に入力されて
も、該NANDゲート１１には上記ポート読み出
し第１の信号８が“Ｈ”にならない限り、貫通電
流が流れず、その結果、不要な電力損失を防止す
ることができる。
ータ・バス２と内部データバス３に続く第１のト
ランスフアゲート７の間のデイジタル信号を増幅
されるバツフアに、その一方に上記第１のトラン
スフアゲート７のポート読み出し第１の信号８が
入力されるNANDゲート１１を用いているので、
入力ポート１にアナログ信号が入力された時、該
アナログ信号がNANDゲート１１に入力されて
も、該NANDゲート１１には上記ポート読み出
し第１の信号８が“Ｈ”にならない限り、貫通電
流が流れず、その結果、不要な電力損失を防止す
ることができる。
尚、上記実施例では、入力信号を受けるのに
NANDゲートを使用したが、NORゲートを使用
しても、上記実施例と同様の効果を得ることがで
きる。
NANDゲートを使用したが、NORゲートを使用
しても、上記実施例と同様の効果を得ることがで
きる。
また、上記実施例ではアナログ信号とデイジタ
ル信号の共用の入力端子（入力ポート１）を備え
たデータ入力回路について説明したが、入力端子
の場合で電源系の違うもののインターフエース
や、Ｄ／Ａ出力とデイジタル信号入力の共用端子
を備えたデータ入力回路についても、本発明が適
用できることは言うまでもない。
ル信号の共用の入力端子（入力ポート１）を備え
たデータ入力回路について説明したが、入力端子
の場合で電源系の違うもののインターフエース
や、Ｄ／Ａ出力とデイジタル信号入力の共用端子
を備えたデータ入力回路についても、本発明が適
用できることは言うまでもない。
〔発明の効果〕
以上のように、この発明によれば、デイジタル
信号を増幅するバツフアに、NANDゲート
（NORゲート）を付加し、該NANDゲート
（NORゲート）の一方の入力にポート読み出し信
号が入力され、他方の入力にデータ・バスからの
信号が入力されるようにしたので、アナログ信号
からなるデータ入力信号がスレツシヨルド近傍の
電圧を有していても、上記バツフアに貫通電流が
流れることが無くなり、その結果、不用な電力損
失を無くすことができる効果がある。
信号を増幅するバツフアに、NANDゲート
（NORゲート）を付加し、該NANDゲート
（NORゲート）の一方の入力にポート読み出し信
号が入力され、他方の入力にデータ・バスからの
信号が入力されるようにしたので、アナログ信号
からなるデータ入力信号がスレツシヨルド近傍の
電圧を有していても、上記バツフアに貫通電流が
流れることが無くなり、その結果、不用な電力損
失を無くすことができる効果がある。
第１図はこの発明の一実施例によるデータ入力
回路の構成を示す回路図、第２図は第１図の
NANDゲートの具体例を示す回路図、第３図は
従来のデータ入力回路の構成を示す回路図であ
る。 図において、１は入力ポート、２はデータ・バ
ス、３はデイジタルデータ用内部データ・バス、
７はデイジタルデータ用（第２の）トランスフア
ゲート、８はデイジタルデータの読み取り（ポー
ト読み出し第１の）信号、１１はNANDゲート
である。
回路の構成を示す回路図、第２図は第１図の
NANDゲートの具体例を示す回路図、第３図は
従来のデータ入力回路の構成を示す回路図であ
る。 図において、１は入力ポート、２はデータ・バ
ス、３はデイジタルデータ用内部データ・バス、
７はデイジタルデータ用（第２の）トランスフア
ゲート、８はデイジタルデータの読み取り（ポー
ト読み出し第１の）信号、１１はNANDゲート
である。
Claims (1)
- 【特許請求の範囲】 １ デイジタル信号またはアナログ信号からなる
データ入力信号を読み取る入力ポートと、該入力
ポートで読み取られた上記デイジタル信号を第１
のポート読み出し信号に基づいて内部データバス
へ伝える第１のトランスフアゲートと、該入力ポ
ートに入力された上記アナログ信号を第２のポー
ト読み出し信号に基づいてＡ／Ｄ変換器へ伝える
第２のトランスフアゲートとを備えたデータ入力
回路において、 上記入力ポートと上記第１のトランスフアゲー
トとの間に接続され、その一方に上記第１のポー
ト読み出し信号が入力され、他方に上記データ入
力信号が入力される上記デイジタル信号用のバツ
フアとして機能するNANDゲートまたはNORゲ
ートを設けたことを特徴とするデータ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14168486A JPS62297916A (ja) | 1986-06-18 | 1986-06-18 | デ−タ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14168486A JPS62297916A (ja) | 1986-06-18 | 1986-06-18 | デ−タ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62297916A JPS62297916A (ja) | 1987-12-25 |
| JPH053006B2 true JPH053006B2 (ja) | 1993-01-13 |
Family
ID=15297805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14168486A Granted JPS62297916A (ja) | 1986-06-18 | 1986-06-18 | デ−タ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62297916A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2782946B2 (ja) * | 1990-11-14 | 1998-08-06 | 日本電気株式会社 | 半導体集積回路 |
| JPH04306725A (ja) * | 1991-04-04 | 1992-10-29 | Fujitsu Ltd | 半導体装置 |
| JP2779443B2 (ja) * | 1991-11-26 | 1998-07-23 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58136157A (ja) * | 1982-02-08 | 1983-08-13 | Nissin Electric Co Ltd | デ−タ入力回路 |
-
1986
- 1986-06-18 JP JP14168486A patent/JPS62297916A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62297916A (ja) | 1987-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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