JPS614321A - タイミング信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータのクロック用の正確なタイミ
ング信号を発生するための回路に関し、特に正確なタイ
ミングパルスを作成するための電界効果トランジスタ（
ＦＥＴ）を有する回路に関するものである０ 〔従来技術〕 従来、タイミング信号あるいはタイミングノくルスを発
生するためのさまざまなタイプの回路について記載され
た、多くの文献が存在する。例えば、１９７６年７月１
３日に特許された米国特許第６９６９７１９号には、基
準パルスを発生するための発振器を備えた回路が示され
ている。この基準パルスは分周され、レベル変換器と整
形回路に入力される。

１９７６年１月２７日に特許された米国特許第３９１５
４７５号にはＦＥＴ論理回路からなるクロックパルス回
路への入力回路と、ＦＥＴを直列接続した反転回路から
なる出力回路とが記載されている。１９７８年２月７日
に特許された米国特許第４０７２９３２号にはＦＥＴ双
安定増幅器と差動電圧感知器とからなる差動読取りロッ
ク発生器を有するタイミング発生回路が記載されている
。

しかしながら、従来技術においては、基準電圧を供給す
るための定電流タイミング回路、及びパルス整形回路を
介して出力を供給するためのフィードバック差動増幅器
に出力端子が接続されてなるフィードバック増幅器を備
えたようなＦＥＴクロック発生回路が提示されていない
。

〔発明が解決しようとする問題点〕

ア ＦＥＴデバイスは、その製造処理工程において、パラメ
ータ及び許容度が大幅にばらつくため、ＦＥＴデバイス
を、正確なタイミングパルスの発生が要求されるような
りロック回路に利用することが困難である。

そこで、この発明の目的は、ＦＥＴデバイスを使用し正
確なタイミングパルスを発生する回路を提供することに
ある。

この発明の他の目的は、デバイスのばらつきに対応して
変化する定電流源と、定電流源のレベルの変化に対応し
て補償用の基準電圧を発生するための基準電圧源とを備
えたＦＥＴタイミング回路を提供することにある。

Ｃ問題点を解決するための手段〕 この発明によれば、次の構成を具備するＦＥＴタイミン
グ回路が与えられる： （１）定電流源、 （１１）変動する基準電圧を発生するための基準及びフ
ィードバック増幅回路、 （ロ）定電流源の信号と基準電圧の信号の間の交差電圧
を検出するためのフィードバック差動増幅器、（ｌＶ）
交差が発生したタイミングに対応して調節された出力タ
イ・ミンク信号を供給するためのパルス整形回路。

〔実施例〕

第１図は、この発明に係る。ＦＥＴデバイスを用いた正
確なタイミングパルスを発生するための回路の回路図で
ある・尚、前述したように、製造処理工程の結果として
ＦＥＴデバイスには相当のパラ７ノータのばらつきがあ
る。

さて、第１図の回路はタイマ回路１０と、基準及びフィ
ードバック増幅回路１２と、フィードバック差動増幅回
路１４と、差動増幅回路１６と、パルス整形回路１８と
からなる。

タイマ回路 タイマ回路１０は入力端子ＩＮに接続され、入力端子の
信号の立ち下がりによりトリガされる入力トランジスタ
２０を備えている。正の電圧源■ＤＤとトランジスタ２
０の間にはデプリーション形のデバイス２２が接続され
ている。これらにより、入力信号の波形によってオンに
トリガされ電流ＩＣを発生する定電流源が形成される。

この電流はキャパシタ２４に加えられ、予定のレベルの
電圧に達するまでキャパシタ２４をチャージする。

例えば、第２図は電流Ｉｃがキャパシタ２４の両端の電
圧がＶｘとなるようにキャパシタ２４をチャージする状
態を示す図である。第３図は、所与のレベルＶｘまでキ
ャパシタ２４をチャージするための時間を示す図である
。公称時間ておいては、キャパシタ２４は公称電流Ｉｃ
に対応するＶｘ＝Ｎまでチャージすべきである。しかし
ながら、デバイス製造上のばらつきのために、電流Ｉｃ
Ｏ値が異なり、第３図に示したばらつきにおける電流Ｉ
ｃが低い場合にはキャパシタ２４のチャージが低速であ
るため、公称時間の経過後ＶｘがＮより低いＬまでしか
到達せず、ｖａがＮに達するまで妬は時間Ｆを要してし
まう。同様に、電’ＩＮ、　Ｉ　ｃが高い゛場合にはキ
ャパシタ２４のチャージが高速であるためＶｘは公称時
間の経過前の時間Ｓにも５Ｎに等しくなってしまい、そ
の後もＶＸは増加し続けて公称時間が経過した時点では
ＶｘはＨＫまで達する。このばらつきは、この発明にお
いては、電流Ｉｃのばらつきに対応して線型的に直流基
準電圧のレベルを変更することにより補償される。

すなわち、その補償によりキャパシタ２４の両端の電圧
Ｖｘが基準レベルと交差する時間が公称の一定値に維持
されるのである。言いかえると、第５図において、Ｈ−
Ｎ−Ｌを結ぶ線として測定される公称時間が維持されな
くてはならない。従って、大きな値のＩｃ　（すなわち
高速）に対しては、直流基準電圧がＩｃに対して公称時
間の線Ｈ−Ｎ−Ｌ上の点Ｈで交差するように高く設定さ
れるべきであり、一方小さな値のＩｃ（すなわち低速）
に対しては、直流基準電圧がＩｃに対して公称時間の線
Ｈ−Ｎ−Ｌ上の点りで交差するように低く設定されるべ
きである。

このようＫ、ＦＥＴパラメータのばらつきの結ａ　　　
　　　　９４：　ｌ　Ｌ−ｃ”０゛し差」゛虹６（７）
Ｃ−・１７雇一定）タイミングを維持するためにＩｃＯ
値に応じて線型的に変化するように直流基準電圧Ｖ　ｒ
　ｅ　ｆ　’が発生される。この変動する基準電圧Ｖｒ
ｅｆ’は基準及びフィードバック増幅回路１２によって
発生される。

基準及びフィードバック増幅回路 基準及びフィードバック増幅回路１２は一対のトランジ
スタ２６．２８を備えている。トランジスタ２６．２８
はＶＤＤとアース端子の間に接続されている。トランジ
スタ２６は、電流Ｉｃを発生するトランジスタ２２とは
電子的に同一テアリ、トランジスタ２６．２８の間の電
圧Ｖ　ｒ　ｅ　ｆはトランジスタ２６を流れる電流に比
例する。このように、電圧Ｖ　ｒ　ｅ　ｆは電流Ｉｃに
比例する。すなわち、もし第３図に示すようにＩｃが高
い値であれば、Ｖ　ｒ　ｅ　ｆは誤差値Ｈ−Ｎを示すこ
とになり、一方１ｃが低い値であれば、Ｖｒｅｆは誤差
値Ｎ−Ｌを示すことになる。基準及びフィードバック増
幅回路１２の他の５個のトランジスタ３０、ろ２．３４
．３６．５８は、Ｖｒｅｆを適当な値にまで増幅して安
定な利得を与え、直流出力電圧信号Ｖｒｅｆ’を供給す
るためのフィードバック増幅回路を形成する。

フィードバック差動増幅回路 直流基準信号Ｖｒｅｆ’はフィードバック差動増幅回路
１４のデバイス５０のゲートに加えられるＯまた、タイ
マ回路１０の出力電圧信号Ｖｘはフィードバック差動増
幅回路１４のデバイス４８のゲートに加えられる。フィ
ードバック差動増幅回路１４は交差結合したトランジス
タ４４．４６と、トランジスタ４８．５０と、トランジ
スタ５２とからなる動的な検出回路である。フィードバ
ック差動増幅回路１４は、タイマ回路１０の（Ｉｃに比
例する）電圧Ｖｘが増幅された基準電圧Ｖｒｅｆ’（す
なわちクロスオーバ一点）に等しいときにトリガされ状
態を変える・ フィードバック差動増幅回路１４の出力信号、すなわち
ノード５４での電圧は、さらに増幅を行うためにトラン
ジスタ５６．５８．６０．６２．６４からなる差動増幅
回路１６に加えられる０差動増幅回路 ノード５４で加えられた電圧は差動増幅回路１６で増幅
されてパルス整形回路１８に入力される・パルス整形回
路 パルス整形回路１８はデプリーション形の一対のデバイ
ス６８．７０と、トランジスタ７２．７４．７６とから
なる。トランジスタ２０に加えられたのと同じ入力信号
ＩＮがトランジスタ７２のゲートに加えられ、ノード６
６における差動増幅回路の出力信号がトランジスタ７６
に加えられるＯ〔作用〕 第１図において、デバイス２０に立ち下がりの信号が入
力されると、キャパシタ２４には、ＩＣの上昇速度でチ
ャージが行なわれ、タイマ回路１０からは、ＩＣの上昇
速度に比例して上昇する出力電圧が供給される。ところ
が、使用するＦＥＴデバイスの性質によりその出力電圧
の上昇速度は公称よりも速いか遅くなることがある。こ
の上昇電圧はフィードバック差動増幅回路１４のデノ（
イス４８のゲートに加えられる。

ところで、基準及びフィートノくツク増幅回路１２のデ
バイス２６はタイマ回路１０のデノくイス２２に接続さ
れており、Ｉｃが所望の公称速度よシも速＜（Ｈ−Ｎ）
上昇しているか、あるいは遅く（Ｎ−Ｌ）上昇している
かをあらわす、Ｉｃに比例する誤差信号Ｖｒｅｆが発生
される。このＶ　ｒ　ｅ、　ｆ電圧は増幅され、基準及
びフィードバック増幅回路１２のフィードバック増幅部
分で安定化される。

そして、Ｉｃが公称よりも速く上昇するときは直流出力
電圧Ｖｒｅｆ゛が高く（すなわち第６図のｖＸ＝Ｈ）設
定され、Ｉｃが公称よりも遅く上昇するときはＶｒｅｆ
“が低く（すなわちＶｘ＝Ｌ）設定される。どの場合に
おいても、所望の公称時間の終了時点、すなわち例えば
Ｈ−Ｎ−Ｌ線により指定される時点でＩｃよシもたらさ
れるＶｘＯ値と常に等しい電圧値となるようにＶｒｅｆ
’が設定される。このＶｒｅｆ’信号はフィードバック
差動増幅回路１４のデバイス５０のゲートに加えられる
。

フィードバック差動増幅回路１４は（タイマ回路１０の
Ｉｃによる）ＶｘがＶｒｅｆ’のレベルに等しいときト
リガされる。これらの電圧が等しくなる時期は常に一定
である。すなわち、Ｖｘが公称よりも速く上昇するなら
ばＶｒｅｆ’は高く設定され、一方Ｖｘが公称よりも遅
く上昇するならばＶｒｅｆ’は低く設定され、こうして
ＶｘとＶｒｅｆ’とは例えば第５図のＨ−Ｎ−Ｌ時間線
に沿って同一の値をとるのである。

そのときフィードバック差動増幅回路１４はデバイス４
８から正のパルスを発生するとともに、それに対応する
負のパルスをデバイス５０からノード５４上眞発生する
。フィードバック差動増幅回路１４は広い入力信号幅を
もつよ５に選定されており、従って利得が小さい。デバ
イス４８．５０からのパルスは、単にパルス遷移を鋭＜
シ、さらに増幅を行うために別の差動増幅回路１６に入
力される。このようにして、ノード６６上には鋭い下降
パルスが発生され、そのパルスはパルス整形回路１８の
デバイス７６のゲートに加えられる。

また、タイマ回路１０のデバイス２０に加えられたのと
同じ下降入力信号ＩＮがパルス整形回路１８のゲートに
加えられる。

同、ノード６６上の下降パルスはＶＸがＶ　ｒ　ｅ　ｆ
　’に等しくなるときに発生されるので、その下降ノ々
ルスが所望の公称時期に発生する、ということを思い出
されたい。

下降入力信号ＩＮはデバイス７２によって反転され、す
なわちデバイス７４をターンオンさせる。

そして、デバイス７４がターンオンするとき、パルス整
形回路１８の出力電圧ＯＵＴが低レベル（ｌｏｗ）にな
る。

ここで、ノード６６上の信号が立ち下がることに対応し
て予定の期間が生じる。そのノード６６上の信号が立ち
下がると、デバイス７６がオフになり出力電圧ＯＵＴが
立ち上がる。こうして一つのサイクルが終了する。

〔発明の効果〕

以上のようにこの発明によれば、第３図におけるＩｃの
上昇速度に比例して基準電圧（Ｖｒｅｆ’）の値を変更
できるような回路を設けたことにより、ＦＥＴデバイス
の特性のばらつきに拘らず正確なタイミングのクロック
パルスを発生するタイミング信号発生回路を提供するこ
とができる。

【図面の簡単な説明】

第１図は、この発明に係る、ＦＥＴデノ（イスを用いた
回路の回路図、 第２図は、第１図のタイマ回路部分の回路図、第３図は
、第１図の回路の作用を説明するための、電圧対時間の
タイムチャートである０１０・・・・タイマ手段、１２
・・・・基準電圧発生手段、１４・・・・検出手段、１
８・・・・波形整形手段。

Claims (2)

【特許請求の範囲】
1. （１）入力信号に応答して、回路の特性により定まる大
   きさの勾配をもつタイミング電圧を発生するためのタイ
   マ手段と、 上記タイマ手段に接続され、上記タイミング電圧の勾配
   の大きさに比例する値をもつ基準電圧を発生するための
   基準電圧発生手段と、 上記タイマ手段と上記基準電圧発生手段とに接続され、
   上記タイミング電圧が上記基準電圧に等しくなることに
   応答してそれらの交差時間をあらわすパルス信号を発生
   するための検出手段と、上記入力信号と上記タイミング
   電圧を入力されて、上記タイミング電圧と上記交差時間
   により決定される発生時間を有する出力クロックパルス
   を出力するための波形整形手段、 とを具備するタイミング信号発生回路。
2. （２）上記タイマ手段、電圧発生手段、検出手段、及び
   波形整形手段がＦＥＴデバイスで構成されてなる特許請
   求の範囲第（１）項に記載のタイミング信号発生回路。