JPH0463571B2 - - Google Patents
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- JPH0463571B2 JPH0463571B2 JP58023226A JP2322683A JPH0463571B2 JP H0463571 B2 JPH0463571 B2 JP H0463571B2 JP 58023226 A JP58023226 A JP 58023226A JP 2322683 A JP2322683 A JP 2322683A JP H0463571 B2 JPH0463571 B2 JP H0463571B2
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- JP
- Japan
- Prior art keywords
- bistable
- output
- logic gate
- circuit
- capacitor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンデンサと抵抗によつて遅延時間を
設定する形式の単安定マルチバイブレータ（ワン
シヨツトマルチバイブレータ）に関するものであ
る。
設定する形式の単安定マルチバイブレータ（ワン
シヨツトマルチバイブレータ）に関するものであ
る。
従来例の構成とその問題点
従来より単安定マルチバイブレータはその用途
が非常に広いため、その具体的な構成については
種々の回路が提案され、実用化されている。
が非常に広いため、その具体的な構成については
種々の回路が提案され、実用化されている。
また近年、この種の単安定マルチバイブレータ
とデイジタルシステムが組み合わされてLSI化さ
れることが多く（例えばビデオテープレコーダの
サーボ用ICなど。）、そのような場合、単安定マ
ルチバイブレータの出力信号は後続するデイジタ
ル回路の入力信号となる訳であるから、外部に供
給する必要がないので前記出力信号をICの端子
ピンに取り出さないのが常であつた。
とデイジタルシステムが組み合わされてLSI化さ
れることが多く（例えばビデオテープレコーダの
サーボ用ICなど。）、そのような場合、単安定マ
ルチバイブレータの出力信号は後続するデイジタ
ル回路の入力信号となる訳であるから、外部に供
給する必要がないので前記出力信号をICの端子
ピンに取り出さないのが常であつた。
ところが、ビデオテープレコーダなどの組立ラ
インにおいて単安定マルチバイブレータの遅延時
間（単安定時間）を調整する必要がある場合には
単安定マルチバイブレータの出力信号がICの端
子ピンに取り出されていないと調整ができないと
いう問題があつた。
インにおいて単安定マルチバイブレータの遅延時
間（単安定時間）を調整する必要がある場合には
単安定マルチバイブレータの出力信号がICの端
子ピンに取り出されていないと調整ができないと
いう問題があつた。
すなわち、入力信号のデユーテイが50％位で、
しかも遅延時間が大きく変化するような場合には
コンデンサの充放電波形が単安定マルチバイブレ
ータの遅延時間と一対一で対応せず（特に遅延時
間が入力信号周期に比べてかなり短かくなつたと
き。）、コンデンサの充放電波形から遅延時間を求
めるのは不可能であつた。
しかも遅延時間が大きく変化するような場合には
コンデンサの充放電波形が単安定マルチバイブレ
ータの遅延時間と一対一で対応せず（特に遅延時
間が入力信号周期に比べてかなり短かくなつたと
き。）、コンデンサの充放電波形から遅延時間を求
めるのは不可能であつた。
このような問題を解消するには例えば米国特許
第3961207号明細書に示されるような微分入力形
の単安定マルチバイブレータと米国特許第
4081698号明細書に示されるような微分パルス発
生回路を組み合わせれば良いが、微分パルス発生
回路をバイポーラトランジスタで構成する必要が
あるので回路構成が複雑になるだけでなく、IC
プロセスとしてバイポーラトランジスタが形成で
きるものを選ぶ必要があるなどの不都合があつ
た。
第3961207号明細書に示されるような微分入力形
の単安定マルチバイブレータと米国特許第
4081698号明細書に示されるような微分パルス発
生回路を組み合わせれば良いが、微分パルス発生
回路をバイポーラトランジスタで構成する必要が
あるので回路構成が複雑になるだけでなく、IC
プロセスとしてバイポーラトランジスタが形成で
きるものを選ぶ必要があるなどの不都合があつ
た。
もちろん普通の単安定マルチバイブレータを用
いる場合にはICの端子ピンを増設して出力信号
を取り出すようにすれば組立ラインにおける調整
の問題は解消するが、ICのピン数が多くなつて
ボンデイング工数が多くなり、ICパツケージも
大きくなるという不都合があつた。
いる場合にはICの端子ピンを増設して出力信号
を取り出すようにすれば組立ラインにおける調整
の問題は解消するが、ICのピン数が多くなつて
ボンデイング工数が多くなり、ICパツケージも
大きくなるという不都合があつた。
発明の目的
本発明はICプロセス上の制約が少なく、比較
的簡単な回路構成で、しかもコンデンサの充放電
波形から容易に遅延時間を求めることのできる単
安定マルチバイブレータを提供することを目的と
する。
的簡単な回路構成で、しかもコンデンサの充放電
波形から容易に遅延時間を求めることのできる単
安定マルチバイブレータを提供することを目的と
する。
発明の構成
本発明の単安定マルチバイブレータは、入力信
号のリーデイングエツジにおいてセツトされる双
安定手段と、給電線路間に接続された抵抗手段と
コンデンサの直列回路と、前記双安定手段がリセ
ツトされたときに前記コンデンサの電荷を放電す
る放電回路と、前記コンデンサの充電電圧と基準
電圧を比較するコンパレータと、前記コンパレー
タの出力によつて前記双安定手段をリセツトする
リセツト手段を具備し、前記双安定手段は、第１
の論理ゲートと第２の論理ゲートの入出力端子が
クロスカツプリング接続され、入力信号のトレイ
リングエツジにおいてセツトされる第１の双安定
回路と、入力端子に前記第１の双安定回路の出力
と前記入力信号が供給される第３の論理ゲート
と、第４の論理ゲートと第５の論理ゲートの入出
力端子がクロスカツプリング接続され、前記第３
の論理ゲートの出力によつてセツトされる第２の
双安定回路によつて構成されているので、比較的
簡単な構成でありながら、前記コンデンサの充放
電波形を観測して遅延時間の調整を可能ならしめ
るものである。
号のリーデイングエツジにおいてセツトされる双
安定手段と、給電線路間に接続された抵抗手段と
コンデンサの直列回路と、前記双安定手段がリセ
ツトされたときに前記コンデンサの電荷を放電す
る放電回路と、前記コンデンサの充電電圧と基準
電圧を比較するコンパレータと、前記コンパレー
タの出力によつて前記双安定手段をリセツトする
リセツト手段を具備し、前記双安定手段は、第１
の論理ゲートと第２の論理ゲートの入出力端子が
クロスカツプリング接続され、入力信号のトレイ
リングエツジにおいてセツトされる第１の双安定
回路と、入力端子に前記第１の双安定回路の出力
と前記入力信号が供給される第３の論理ゲート
と、第４の論理ゲートと第５の論理ゲートの入出
力端子がクロスカツプリング接続され、前記第３
の論理ゲートの出力によつてセツトされる第２の
双安定回路によつて構成されているので、比較的
簡単な構成でありながら、前記コンデンサの充放
電波形を観測して遅延時間の調整を可能ならしめ
るものである。
実施例の説明
以下、本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
第１図は本発明の一実施例に係る単安定マルチ
バイブレータの回路図であり、１は遅延すべき２
値信号の入力端子であり、２が遅延信号の出力端
子であり、３はプラス側給電端子で、図示されて
はいないがマイナス側給電端子は接地されてい
る。
バイブレータの回路図であり、１は遅延すべき２
値信号の入力端子であり、２が遅延信号の出力端
子であり、３はプラス側給電端子で、図示されて
はいないがマイナス側給電端子は接地されてい
る。
第１図において、NANDゲート４とNANDゲ
ート５のそれぞれの入出力端子がクロスカツプリ
ング接続されて双安定回路１００が構成され、
NANDゲート６とNANDゲート７のそれぞれの
入出力端子がクロスカツプリング接続されて双安
定回路２００が構成されている。入力端子１には
前記NANDゲート４の第２の入力端子と、
NANDゲート８の第１の入力端子が接続され、
前記NANDゲート８の第２の入力端子は前記
NANDゲート４の出力端子に接続され、同出力
端子は前記NANDゲート６の第２の入力端子に
接続され、前記NANDゲート５および７の第２
の入力端子はインバータ９の出力端子に接続さ
れ、前記NANDゲート６の出力端子には出力端
子２が接続されている。
ート５のそれぞれの入出力端子がクロスカツプリ
ング接続されて双安定回路１００が構成され、
NANDゲート６とNANDゲート７のそれぞれの
入出力端子がクロスカツプリング接続されて双安
定回路２００が構成されている。入力端子１には
前記NANDゲート４の第２の入力端子と、
NANDゲート８の第１の入力端子が接続され、
前記NANDゲート８の第２の入力端子は前記
NANDゲート４の出力端子に接続され、同出力
端子は前記NANDゲート６の第２の入力端子に
接続され、前記NANDゲート５および７の第２
の入力端子はインバータ９の出力端子に接続さ
れ、前記NANDゲート６の出力端子には出力端
子２が接続されている。
また、前記NANDゲート７の出力端子にはイ
ンバータ１０の入力端子が接続され、前記インバ
ータ１０の出力端子はトランジスタ１１のベース
に接続され、前記トランジスタ１１のベースは抵
抗１２を介してプラス側給電線路ａに接続され、
同エミツタはマイナス側給電線路ｂに接続され、
同コレクタは抵抗１３を介してプラス側給電線路
ａに接続されている。前記トランジスタ１１のコ
レクタにはトランジスタ１４のベースとトランジ
スタ１５のコレクタが接続され、前記トランジス
タ１４のエミツタは前記トランジスタ１５のベー
スならびにトランジスタ１６のベースに接続さ
れ、同コレクタはプラス側給電線路ａに接続さ
れ、前記トランジスタ１５のエミツタは抵抗１７
を介してマイナス側給電線路ｂに接続され、前記
トランジスタ１６のエミツタはマイナス側給電線
路ｂに接続されている。
ンバータ１０の入力端子が接続され、前記インバ
ータ１０の出力端子はトランジスタ１１のベース
に接続され、前記トランジスタ１１のベースは抵
抗１２を介してプラス側給電線路ａに接続され、
同エミツタはマイナス側給電線路ｂに接続され、
同コレクタは抵抗１３を介してプラス側給電線路
ａに接続されている。前記トランジスタ１１のコ
レクタにはトランジスタ１４のベースとトランジ
スタ１５のコレクタが接続され、前記トランジス
タ１４のエミツタは前記トランジスタ１５のベー
スならびにトランジスタ１６のベースに接続さ
れ、同コレクタはプラス側給電線路ａに接続さ
れ、前記トランジスタ１５のエミツタは抵抗１７
を介してマイナス側給電線路ｂに接続され、前記
トランジスタ１６のエミツタはマイナス側給電線
路ｂに接続されている。
一方、プラス側給電線路ａとマイナス側給電線
路ｂの間には遅延時間設定用の可変抵抗器１８と
コンデンサ１９の直列回路が接続され、前記可変
抵抗器１８と前記コンデンサ１９の接続点には設
定端子２０を介して前記トランジスタ１６のコレ
クタと、トランジスタ２１，２２，２３，２４，
２５，２６および抵抗２７によつて構成されたコ
ンパレータ３００の第１の入力端子３００ａが接
続され、前記コンパレータ３００の第２の入力端
子３００ｂは抵抗２８と抵抗２９による給電電圧
の分圧点に接続され、前記コンパレータ３００の
出力端子３００ｃにはトランジスタ３０のベース
が接続され、前記トランジスタ３０のエミツタは
プラス側給電線路ａに接続され、同第１コレクタ
３０ａは抵抗３１を介してマイナス側給電線路ｂ
に接続されているとともにダイオード接続された
トランジスタ３２のエミツタに接続され、同第２
コレクタ３０ｂ（トランジスタ３０の第１コレク
タ３０ａと第２コレクタ３０ｂはスプリツトコレ
クタによつて形成されている。）はトランジスタ
３３のベースに接続されている。
路ｂの間には遅延時間設定用の可変抵抗器１８と
コンデンサ１９の直列回路が接続され、前記可変
抵抗器１８と前記コンデンサ１９の接続点には設
定端子２０を介して前記トランジスタ１６のコレ
クタと、トランジスタ２１，２２，２３，２４，
２５，２６および抵抗２７によつて構成されたコ
ンパレータ３００の第１の入力端子３００ａが接
続され、前記コンパレータ３００の第２の入力端
子３００ｂは抵抗２８と抵抗２９による給電電圧
の分圧点に接続され、前記コンパレータ３００の
出力端子３００ｃにはトランジスタ３０のベース
が接続され、前記トランジスタ３０のエミツタは
プラス側給電線路ａに接続され、同第１コレクタ
３０ａは抵抗３１を介してマイナス側給電線路ｂ
に接続されているとともにダイオード接続された
トランジスタ３２のエミツタに接続され、同第２
コレクタ３０ｂ（トランジスタ３０の第１コレク
タ３０ａと第２コレクタ３０ｂはスプリツトコレ
クタによつて形成されている。）はトランジスタ
３３のベースに接続されている。
さらに、前記トランジスタ３２のベースおよび
コレクタは前記抵抗２８と前記抵抗２９による分
圧点に接続され、前記トランジスタ３３のエミツ
タは抵抗３４を介してトランジスタ３５のベース
に接続され、同コレクタはプラス側給電線路ａに
接続され、同ベース・エミツタ間には抵抗３６が
接続され、前記トランジスタ３５のエミツタはマ
イナス側給電線路ｂに接続され、同コレクタは抵
抗３７を介してプラス側給電線路ａに接続されて
いるとともに前記インバータ９の入力端子に接続
され、同ベース・エミツタ間には抵抗３８が接続
されている。
コレクタは前記抵抗２８と前記抵抗２９による分
圧点に接続され、前記トランジスタ３３のエミツ
タは抵抗３４を介してトランジスタ３５のベース
に接続され、同コレクタはプラス側給電線路ａに
接続され、同ベース・エミツタ間には抵抗３６が
接続され、前記トランジスタ３５のエミツタはマ
イナス側給電線路ｂに接続され、同コレクタは抵
抗３７を介してプラス側給電線路ａに接続されて
いるとともに前記インバータ９の入力端子に接続
され、同ベース・エミツタ間には抵抗３８が接続
されている。
以上のように構成された本発明の単安定マルチ
バイブレータについて、以下にその動作の説明を
行なう。まず、第２図は第１図の各部の信号波形
を示したタイムチヤートで、第２図の１Ｘは入力
端子１に供給される信号波形であり、４Ｘ，８
Ｘ，６Ｘ，１０ＸはそれぞれNANDゲート４，
８，６、インバータ１０の出力信号波形である。
また、１１Ｘはトランジスタ１１のコレクタに現
われる信号波形であり、３００Ｘ，３００Ｙはそ
れぞれコンパレータ３００の入力端子３００ａ，
３００ｂに供給される信号波形であり、３５Ｘは
トランジスタ３５のコレクタに現われる信号波形
であり、９Ｘはインバータ９の出力信号波形であ
る。
バイブレータについて、以下にその動作の説明を
行なう。まず、第２図は第１図の各部の信号波形
を示したタイムチヤートで、第２図の１Ｘは入力
端子１に供給される信号波形であり、４Ｘ，８
Ｘ，６Ｘ，１０ＸはそれぞれNANDゲート４，
８，６、インバータ１０の出力信号波形である。
また、１１Ｘはトランジスタ１１のコレクタに現
われる信号波形であり、３００Ｘ，３００Ｙはそ
れぞれコンパレータ３００の入力端子３００ａ，
３００ｂに供給される信号波形であり、３５Ｘは
トランジスタ３５のコレクタに現われる信号波形
であり、９Ｘはインバータ９の出力信号波形であ
る。
第２図の時刻t1において、入力信号のリーデイ
ングエツジが到来して、そのレベルが“Ｌ”から
“Ｈ”に移行すると、それ以前にNANDゲート４
の出力レベルが“Ｈ”になつているから、
NANDゲート８の出力レベルが“Ｌ”に移行し、
続いてNANDゲート６の出力レベルが“Ｈ”に
移行し、その結果、NANDゲート７の出力レベ
ルが“Ｌ”に移行し、続いてインバータ１０の出
力レベルが“Ｈ”に移行する。
ングエツジが到来して、そのレベルが“Ｌ”から
“Ｈ”に移行すると、それ以前にNANDゲート４
の出力レベルが“Ｈ”になつているから、
NANDゲート８の出力レベルが“Ｌ”に移行し、
続いてNANDゲート６の出力レベルが“Ｈ”に
移行し、その結果、NANDゲート７の出力レベ
ルが“Ｌ”に移行し、続いてインバータ１０の出
力レベルが“Ｈ”に移行する。
前記インバータ１０の出力レベルが“Ｈ”に移
行するとトランジスタ１１がオン状態になつてコ
レクタのレベルは“Ｌ”に移行し、トランジスタ
１４，１５，１６にはベース電流が流れなくなつ
て、いずれもオフ状態となり、コンデンサ１９に
は可変抵抗器１８を介して充電が開始される。
行するとトランジスタ１１がオン状態になつてコ
レクタのレベルは“Ｌ”に移行し、トランジスタ
１４，１５，１６にはベース電流が流れなくなつ
て、いずれもオフ状態となり、コンデンサ１９に
は可変抵抗器１８を介して充電が開始される。
一方、時刻t2において、入力信号のレベルが
“Ｌ”に移行すると、続いて前記NANDゲート８
の出力レベルは“Ｈ”に移行する。
“Ｌ”に移行すると、続いて前記NANDゲート８
の出力レベルは“Ｈ”に移行する。
時刻t3において、前記コンデンサ１９の電位が
コンパレータ３００の入力端子３００ｂに供給さ
れている電位のVcc／２（ここでVccは電源電圧
であり、抵抗２８と抵抗２９の抵抗値は等しいも
のとする。）を超えるとトランジスタ２１，２２，
２５，２６がオン状態となり、その結果、トラン
ジスタ３０がオフ状態となる。
コンパレータ３００の入力端子３００ｂに供給さ
れている電位のVcc／２（ここでVccは電源電圧
であり、抵抗２８と抵抗２９の抵抗値は等しいも
のとする。）を超えるとトランジスタ２１，２２，
２５，２６がオン状態となり、その結果、トラン
ジスタ３０がオフ状態となる。
前記トランジスタ３０がオフ状態になると、同
第１コレクタ３０ａ、同第２コレクタ３０ｂには
電流が流れなくなり、抵抗２８、トランジスタ３
２を介して抵抗３２に電流が流れるので、前記コ
ンパレータ３００の入力端子３００ｂの電位は下
降する（シユミツト特性をもたせている。）とと
もに、トランジスタ３５がオフ状態となつてコレ
クタのレベルは“Ｈ”に移行する。
第１コレクタ３０ａ、同第２コレクタ３０ｂには
電流が流れなくなり、抵抗２８、トランジスタ３
２を介して抵抗３２に電流が流れるので、前記コ
ンパレータ３００の入力端子３００ｂの電位は下
降する（シユミツト特性をもたせている。）とと
もに、トランジスタ３５がオフ状態となつてコレ
クタのレベルは“Ｈ”に移行する。
前記トランジスタ３５がオフ状態になると、イ
ンバータ９の出力レベルが“Ｌ”に移行し、続い
てNANDゲート５およびNANDゲート７の出力
レベルが“Ｈ”に移行し、前記NANDゲート７
の出力レベルの“Ｈ”への移行によつてNAND
ゲート６およびインバータ１０の出力レベルが
“Ｌ”に移行する。
ンバータ９の出力レベルが“Ｌ”に移行し、続い
てNANDゲート５およびNANDゲート７の出力
レベルが“Ｈ”に移行し、前記NANDゲート７
の出力レベルの“Ｈ”への移行によつてNAND
ゲート６およびインバータ１０の出力レベルが
“Ｌ”に移行する。
前記インバータ１０の出力レベルが“Ｌ”に移
行すると、トランジスタ１１はオフ状態となつ
て、コレクタのレベルが“Ｈ”に移行し、トラン
ジスタ１６にコレクタ電流が流れてコンデンサ１
９の充電電荷が放電される。
行すると、トランジスタ１１はオフ状態となつ
て、コレクタのレベルが“Ｈ”に移行し、トラン
ジスタ１６にコレクタ電流が流れてコンデンサ１
９の充電電荷が放電される。
前記コンデンサ１９の電荷が徐々に放電されて
時刻t4においてコンパレータ３００の入力端子３
００ａの電位が同入力端子３００ｂの電位よりも
低くなると、トランジスタ３０がオン状態となつ
て、前記入力端子３００ｂの電位はVcc／２まで
上昇し、トランジスタ３３にコレクタ電流が流れ
てトランジスタ３５がオン状態となり、そのコレ
クタのレベルが“Ｌ”に移行してインバータ９の
出力レベルは“Ｈ”に戻り、一連の動作は終了す
る。
時刻t4においてコンパレータ３００の入力端子３
００ａの電位が同入力端子３００ｂの電位よりも
低くなると、トランジスタ３０がオン状態となつ
て、前記入力端子３００ｂの電位はVcc／２まで
上昇し、トランジスタ３３にコレクタ電流が流れ
てトランジスタ３５がオン状態となり、そのコレ
クタのレベルが“Ｌ”に移行してインバータ９の
出力レベルは“Ｈ”に戻り、一連の動作は終了す
る。
つぎに、可変抵抗器１８の抵抗値を変化させて
遅延時間を短く設定したときの動作について説明
すると、時刻t5において、入力信号のレベルが
“Ｈ”に移行してからトランジスタ１１がオン状
態になつてコンデンサ１９の充電が開始されるま
での動作は時刻t1における動作と全く同じである
が、今度は入力信号のレベルが“Ｌ”になる以前
に、時刻t6においてコンパレータ３００の入力端
子３００ａの電位がVcc／２を超える。
遅延時間を短く設定したときの動作について説明
すると、時刻t5において、入力信号のレベルが
“Ｈ”に移行してからトランジスタ１１がオン状
態になつてコンデンサ１９の充電が開始されるま
での動作は時刻t1における動作と全く同じである
が、今度は入力信号のレベルが“Ｌ”になる以前
に、時刻t6においてコンパレータ３００の入力端
子３００ａの電位がVcc／２を超える。
前記入力端子３００ａの電位がVcc／２を超え
ると、時刻t3のときと同様にインバータ９の出力
レベルが“Ｌ”に移行するが、その時点で入力信
号のレベルは“Ｈ”になつているので、NAND
ゲート４の出力レベルが“Ｌ”に移行し、続いて
NANDゲート８の出力レベルが“Ｈ”に移行し、
その時点でNANDゲート７の出力レベルも“Ｈ”
に移行しているのでNANDゲート６の出力レベ
ルが“Ｌ”に移行する。
ると、時刻t3のときと同様にインバータ９の出力
レベルが“Ｌ”に移行するが、その時点で入力信
号のレベルは“Ｈ”になつているので、NAND
ゲート４の出力レベルが“Ｌ”に移行し、続いて
NANDゲート８の出力レベルが“Ｈ”に移行し、
その時点でNANDゲート７の出力レベルも“Ｈ”
に移行しているのでNANDゲート６の出力レベ
ルが“Ｌ”に移行する。
なお、インバータ１０の出力レベルは前記
NANDゲート７の出力レベルの“Ｈ”への移行
によつて“Ｌ”に移行し、続いてトランジスタ１
１がオフ状態になつてコンデンサ１９の放電が開
始される。
NANDゲート７の出力レベルの“Ｈ”への移行
によつて“Ｌ”に移行し、続いてトランジスタ１
１がオフ状態になつてコンデンサ１９の放電が開
始される。
時刻t7において、コンパレータ３００の入力端
子３００ａの電位が同入力端子３００ｂの電位よ
りも低くなつたときの動作は時刻t4のときと全く
同じである。
子３００ａの電位が同入力端子３００ｂの電位よ
りも低くなつたときの動作は時刻t4のときと全く
同じである。
時刻t8において、入力信号のレベルが“Ｌ”に
移行するとNANDゲート４の出力レベルが“Ｈ”
に移行し、続いてNANDゲート５の出力レベル
が“Ｌ”に移行して時刻t5に始まつた一連の動作
は終了する。
移行するとNANDゲート４の出力レベルが“Ｈ”
に移行し、続いてNANDゲート５の出力レベル
が“Ｌ”に移行して時刻t5に始まつた一連の動作
は終了する。
このようにして、第１図の入力端子１に第２図
１Ｘに示すような信号波形が供給されたとき、出
力端子２から第２図の６Ｘに示すような遅延信号
（単安定信号）が得られる。
１Ｘに示すような信号波形が供給されたとき、出
力端子２から第２図の６Ｘに示すような遅延信号
（単安定信号）が得られる。
また、トランジスタ３５あるいはインバータ９
からはパルス幅が主としてシユミツトレベル幅と
コンデンサ１９の放電時定数によつて定まる（第
２図のタイムチヤートでは図を見やすくするため
に各ゲート、トランジスタにおける信号伝達遅延
時間を大きく表わしたためにパルス幅のうちの多
くをこれらが占めているが、実際にはこれらの遅
延時間はきわめて短い。）遅延パルス信号が得ら
れる。
からはパルス幅が主としてシユミツトレベル幅と
コンデンサ１９の放電時定数によつて定まる（第
２図のタイムチヤートでは図を見やすくするため
に各ゲート、トランジスタにおける信号伝達遅延
時間を大きく表わしたためにパルス幅のうちの多
くをこれらが占めているが、実際にはこれらの遅
延時間はきわめて短い。）遅延パルス信号が得ら
れる。
さて、第２図より明らかなように第１図に示し
た単安定マルチバイブレータではコンデンサ１９
の両端に現われる充放電波形から容易に遅延時間
を求めることができるので、システムをLSI化す
る場合に設定端子２０以外にICの端子ピンを増
設する必要はなく、また、第１図におけるコンパ
レータ３００を始めとするアナログ回路はバイポ
ーラトランジスタでなくとも、NMOSやCMOS
などによつて容易に構成できるので、ICプロセ
スが制約されるという問題も解消される。
た単安定マルチバイブレータではコンデンサ１９
の両端に現われる充放電波形から容易に遅延時間
を求めることができるので、システムをLSI化す
る場合に設定端子２０以外にICの端子ピンを増
設する必要はなく、また、第１図におけるコンパ
レータ３００を始めとするアナログ回路はバイポ
ーラトランジスタでなくとも、NMOSやCMOS
などによつて容易に構成できるので、ICプロセ
スが制約されるという問題も解消される。
さらに、必要に応じて第２図の６Ｘや１０Ｘの
ような単安定出力だけでなく、３５Ｘや９Ｘのよ
うな遅延信号を得ることもできる。
ような単安定出力だけでなく、３５Ｘや９Ｘのよ
うな遅延信号を得ることもできる。
発明の効果
以上の説明から明らかなように、本発明の単安
定マルチバイブレータは、入力信号のリーデイン
グエツジにおいてセツトされる双安定手段と、給
電線路間に接続された抵抗手段（前記実施例の可
変抵抗器１８に相当）とコンデンサ１９の直列回
路と、前記双安定手段がリセツトされたときに前
記コンデンサの電荷を放電する放電回路（前記実
施例ではトランジスタ１４，１５，１６、抵抗１
３，１７によつて放電回路が構成されており、イ
ンバータ９の出力によつて双安定手段がリセツト
されたときコンデンサ１９の電荷が放電される。）
と、前記コンデンサの充電電圧と基準電圧を比較
するコンパレータ（同３００に相当）と、前記コ
ンパレータの出力によつて前記双安定手段をリセ
ツトするリセツト手段（前記実施例においてはト
ランジスタ３０，３３，３５、抵抗３４，３６，
３７，３８、インバータ９によつて構成されてい
る。）を具備しているので、コンデンサの充放電
波形から容易に遅延時間を知ることができる。特
に、第１図の実施例のようにコンパレータ３００
の出力によつて前記コンパレータ３００に第２の
基準電圧を供給する基準電圧切換手段（トランジ
スタ３０，３２と抵抗３１によつて構成されてい
る。）を備えた場合には、単安定マルチバイブレ
ータにシユミツト特性をもたせることができるだ
けでなく、パルス幅がシユミツト幅に依存した遅
延パルスを得ることができる。
定マルチバイブレータは、入力信号のリーデイン
グエツジにおいてセツトされる双安定手段と、給
電線路間に接続された抵抗手段（前記実施例の可
変抵抗器１８に相当）とコンデンサ１９の直列回
路と、前記双安定手段がリセツトされたときに前
記コンデンサの電荷を放電する放電回路（前記実
施例ではトランジスタ１４，１５，１６、抵抗１
３，１７によつて放電回路が構成されており、イ
ンバータ９の出力によつて双安定手段がリセツト
されたときコンデンサ１９の電荷が放電される。）
と、前記コンデンサの充電電圧と基準電圧を比較
するコンパレータ（同３００に相当）と、前記コ
ンパレータの出力によつて前記双安定手段をリセ
ツトするリセツト手段（前記実施例においてはト
ランジスタ３０，３３，３５、抵抗３４，３６，
３７，３８、インバータ９によつて構成されてい
る。）を具備しているので、コンデンサの充放電
波形から容易に遅延時間を知ることができる。特
に、第１図の実施例のようにコンパレータ３００
の出力によつて前記コンパレータ３００に第２の
基準電圧を供給する基準電圧切換手段（トランジ
スタ３０，３２と抵抗３１によつて構成されてい
る。）を備えた場合には、単安定マルチバイブレ
ータにシユミツト特性をもたせることができるだ
けでなく、パルス幅がシユミツト幅に依存した遅
延パルスを得ることができる。
また、第１図に例示したように、第１の論理ゲ
ート（NANDゲート４）と第２の論理ゲート
（NANDゲート５）の入出力端子がクロスカツプ
リング接続されて構成され、入力信号のトレイリ
ングエツジにおいてセツトされる第１の双安定回
路１００と、入力端子に前記第１の双安定回路の
出力と前記入力信号が供給される第３の論理ゲー
ト（NANDゲート８）と、第４の論理ゲート
（NANDゲート６）と第５の論理ゲート
（NANDゲート７）の入力端子がクロスカツプリ
ング接続されて構成され、前記第３の論理ゲート
の出力によつてセツトされる第２の双安定回路２
００によつて双安定手段を構成することにより、
動作の複雑な部分をデイジタル回路で構成するこ
とができ、単安定マルチバイブレータの全体の回
路構成が簡略されるという効果を奏する。
ート（NANDゲート４）と第２の論理ゲート
（NANDゲート５）の入出力端子がクロスカツプ
リング接続されて構成され、入力信号のトレイリ
ングエツジにおいてセツトされる第１の双安定回
路１００と、入力端子に前記第１の双安定回路の
出力と前記入力信号が供給される第３の論理ゲー
ト（NANDゲート８）と、第４の論理ゲート
（NANDゲート６）と第５の論理ゲート
（NANDゲート７）の入力端子がクロスカツプリ
ング接続されて構成され、前記第３の論理ゲート
の出力によつてセツトされる第２の双安定回路２
００によつて双安定手段を構成することにより、
動作の複雑な部分をデイジタル回路で構成するこ
とができ、単安定マルチバイブレータの全体の回
路構成が簡略されるという効果を奏する。
第１図は本発明の一実施例を示す回路図、第２
図は第１図の回路の動作を説明するためのタイム
チヤートである。 １……入力端子、２……出力端子、１００……
双安定回路、２００……双安定回路、３００……
コンパレータ。
図は第１図の回路の動作を説明するためのタイム
チヤートである。 １……入力端子、２……出力端子、１００……
双安定回路、２００……双安定回路、３００……
コンパレータ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号のリーデイングエツジにおいてセツ
トされる双安定手段と、給電線路間に接続された
抵抗手段とコンデンサの直列回路と、前記双安定
手段がリセツトされたときに前記コンデンサの電
荷を放電する放電回路と、前記コンデンサの充電
電圧と基準電圧を比較するコンパレータと、前記
コンパレータの出力によつて前記双安定手段をリ
セツトするリセツト手段を具備し、前記双安定手
段は、第１の論理ゲートと第２の論理ゲートの入
出力端子がクロスカツプリング接続され、入力信
号のトレイリングエツジにおいてセツトされる第
１の双安定回路と、入力端子に前記第１の双安定
回路の出力と前記入力信号が供給される第３の論
理ゲートと、第４の論理ゲートと第５の論理ゲー
トの入出力端子がクロスカツプリング接続され、
前記第３の論理ゲートの出力によつてセツトされ
る第２の双安定回路によつて構成されたことを特
徴とする単安定マルチバイブレータ。 ２ 入力信号のリーデイングエツジにおいてセツ
トされる双安定手段と、給電線路間に接続された
抵抗手段とコンデンサの直列回路と、前記双安定
手段がリセツトされたときに前記コンデンサの電
荷を放電する放電回路と、前記コンデンサの充電
電圧と第１の基準電圧を比較するコンパレータ
と、前記コンパレータの出力によつて前記双安定
手段をリセツトするリセツト手段と、前記コンパ
レータの出力によつて前記コンパレータに、前記
第１の基準電圧よりも低い電位の第２の基準電圧
を供給する基準電圧切換手段を具備し、前記双安
定手段は、第１の論理ゲートと第２の論理ゲート
の入出力端子がクロスカツプリング接続され、入
力信号のトレイリングエツジにおいてセツトされ
る第１の双安定回路と、入力端子に前記第１の双
安定回路の出力と前記入力信号が供給される第３
の論理ゲートと、第４の論理ゲートと第５の論理
ゲートの入出力端子がクロスカツプリング接続さ
れ、前記第３の論理ゲートの出力によつてセツト
される第２の双安定回路によつて構成されたこと
を特徴とする単安定マルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023226A JPS59151520A (ja) | 1983-02-14 | 1983-02-14 | 単安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023226A JPS59151520A (ja) | 1983-02-14 | 1983-02-14 | 単安定マルチバイブレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151520A JPS59151520A (ja) | 1984-08-30 |
| JPH0463571B2 true JPH0463571B2 (ja) | 1992-10-12 |
Family
ID=12104713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023226A Granted JPS59151520A (ja) | 1983-02-14 | 1983-02-14 | 単安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151520A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841306A (en) * | 1992-08-18 | 1998-11-24 | Samsung Electronics Co., Ltd. | Pulse generator for generating output pulse of a predetermined width |
| DE102009047733A1 (de) | 2009-12-09 | 2011-06-16 | Silit-Werke Gmbh & Co. Kg | Deckel für einen Schnellkochtopf |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176825A (en) * | 1981-04-24 | 1982-10-30 | Nec Corp | Monostable multivibrator circuit |
-
1983
- 1983-02-14 JP JP58023226A patent/JPS59151520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151520A (ja) | 1984-08-30 |
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