JPS6143739B2 - - Google Patents
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- Publication number
- JPS6143739B2 JPS6143739B2 JP56148632A JP14863281A JPS6143739B2 JP S6143739 B2 JPS6143739 B2 JP S6143739B2 JP 56148632 A JP56148632 A JP 56148632A JP 14863281 A JP14863281 A JP 14863281A JP S6143739 B2 JPS6143739 B2 JP S6143739B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- error
- circuit
- logic device
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理システムにおける論理装
置、さらに詳しく云えば多重構成の論理装置シス
テムに関する。
置、さらに詳しく云えば多重構成の論理装置シス
テムに関する。
従来の命令再試行機能を有する論理装置（以下
CPUと云う）では命令実行中にエラーが発生し
た場合、そのCPU自身が命令の再試行可否を判
断し、再試行可能であるならば、その命令を再試
行することによつて、そのCPUのエラー回復が
図られてきた。しかし、この方式では、エラーが
固定的な故障に起因して発生した場合、たとえ再
試行可能であつても、回復できないという欠点が
あつた。
CPUと云う）では命令実行中にエラーが発生し
た場合、そのCPU自身が命令の再試行可否を判
断し、再試行可能であるならば、その命令を再試
行することによつて、そのCPUのエラー回復が
図られてきた。しかし、この方式では、エラーが
固定的な故障に起因して発生した場合、たとえ再
試行可能であつても、回復できないという欠点が
あつた。
多重CPU構成のシステムにおいて、これを解
決するための構成が「特開昭55−87251」に開示
されている。この提案によればエラーが発生した
CPUの命令再試行可能な状態情報を、CPUとは
別の第３の処理装置が、エラーが発生していない
正常なCPUにそのまま移送し、エラーが発生し
たCPU上の処理を正常なCPUが引継ぐように構
成し、前述の問題を解決している。しかしこのシ
ステムでは、CPUとは別の第３の処理装置が必
要となり、さらに正常なCPU上での処理の継続
性を保証するため、任意の時点で瞬時に引継ぐこ
とができず、引継げる状態になるまで引継ぎを待
合せる処理が必要になるという欠点があつた。
決するための構成が「特開昭55−87251」に開示
されている。この提案によればエラーが発生した
CPUの命令再試行可能な状態情報を、CPUとは
別の第３の処理装置が、エラーが発生していない
正常なCPUにそのまま移送し、エラーが発生し
たCPU上の処理を正常なCPUが引継ぐように構
成し、前述の問題を解決している。しかしこのシ
ステムでは、CPUとは別の第３の処理装置が必
要となり、さらに正常なCPU上での処理の継続
性を保証するため、任意の時点で瞬時に引継ぐこ
とができず、引継げる状態になるまで引継ぎを待
合せる処理が必要になるという欠点があつた。
本発明の目的は上記構成の多重CPUシステム
において、正常なCPUがエラーしたCPUの命令
再試行制御および状態情報の読出し制御を行なう
ことにより第３の処理装置を必要とせず、正常な
CPU上での処理の継続性を保証するために非常
に単純な制御（例えば通常機能で実現されている
デイスパツチヤ）で命令単位に処理することを可
能にして、処理引継ぎのため待合わせ処理する従
来システムの欠点を解決し、命令再試行可能であ
るならばエラーを完壁に回復することのできる多
重論理装置を提供することにある。
において、正常なCPUがエラーしたCPUの命令
再試行制御および状態情報の読出し制御を行なう
ことにより第３の処理装置を必要とせず、正常な
CPU上での処理の継続性を保証するために非常
に単純な制御（例えば通常機能で実現されている
デイスパツチヤ）で命令単位に処理することを可
能にして、処理引継ぎのため待合わせ処理する従
来システムの欠点を解決し、命令再試行可能であ
るならばエラーを完壁に回復することのできる多
重論理装置を提供することにある。
前記目的を達成するために本発明による多重論
理装置システムは複数の論理装置と、これらの論
理装置に共用される少くとも１台の記憶装置を具
備する多重論理装置システムにおいて、前記各論
理装置を、命令の実行制御回路と、前記実行制御
回路に発生するエラーを検出し、検出した時、前
記実行制御回路の動作を停止させるエラー検出回
路と、前記エラー検出回路で検出したエラーを他
の前記論理装置に通知する通知回路と、停止した
前記実行制御回路の内部状態を、前記他の論理装
置から読出し、書込みできるよう制御する読出、
書込制御回路と、他の論理装置の前記通知回路か
らエラー通知を受ける受信回路とで構成し、ある
論理装置にエラーが発生した場合、その論理装置
の通知回路のエラー通知を受けた正常な論理装置
の受信回路出力に呼応して、前記正常な論理装置
の命令実行制御回路が前記エラーを発生した論理
装置の命令再試行を制御し、その結果、命令再試
行不成功なら、エラーを発生した論理装置の状態
情報から、前記正常な論理装置の中断された処理
の再開に必要な制御情報を、前記記憶装置に書込
むように構成してある。
理装置システムは複数の論理装置と、これらの論
理装置に共用される少くとも１台の記憶装置を具
備する多重論理装置システムにおいて、前記各論
理装置を、命令の実行制御回路と、前記実行制御
回路に発生するエラーを検出し、検出した時、前
記実行制御回路の動作を停止させるエラー検出回
路と、前記エラー検出回路で検出したエラーを他
の前記論理装置に通知する通知回路と、停止した
前記実行制御回路の内部状態を、前記他の論理装
置から読出し、書込みできるよう制御する読出、
書込制御回路と、他の論理装置の前記通知回路か
らエラー通知を受ける受信回路とで構成し、ある
論理装置にエラーが発生した場合、その論理装置
の通知回路のエラー通知を受けた正常な論理装置
の受信回路出力に呼応して、前記正常な論理装置
の命令実行制御回路が前記エラーを発生した論理
装置の命令再試行を制御し、その結果、命令再試
行不成功なら、エラーを発生した論理装置の状態
情報から、前記正常な論理装置の中断された処理
の再開に必要な制御情報を、前記記憶装置に書込
むように構成してある。
前記構成によれば、従来のような第３の処理装
置を省略でき、正常なCPU上での処理の維続性
を単純な制御で保証でき、待合せ処理は不要とな
り、本発明の目的は完全に達成される。
置を省略でき、正常なCPU上での処理の維続性
を単純な制御で保証でき、待合せ処理は不要とな
り、本発明の目的は完全に達成される。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は本発明の一実施例を示す図である。第
１図において、本発明の構成は主記憶装置５０
と、全く同じ構造の２台のCPU１０，２０とか
ら構成される。CPU１０は通常の処理を遂行す
るための命令実行制御回路１１、主記憶装置アク
セス回路１２の他に、制御回路１１やアクセス回
路１２に発生するエラーを検出するエラー検出回
路１３と、エラーが検出された時、正常なCPU
２０にエラー通知を行なうエラー通知回路１４
と、CPU１０の全状態情報をデータパス１１２
を通して正常なCPU２０に対して書込み、読出
制御を行なう読出、書込制御回路１５とからな
る。CPU２０もCPU１０と同じ構成である。ま
た、主記憶装置５０は、CPU１０、CPU２０と
の間に書込み、読出し可能なインタフエース１０
５，２０５を有しており、CPUで処理される最
小処理単位（以後タスクと呼ぶ）の制御情報が格
納されている。
１図において、本発明の構成は主記憶装置５０
と、全く同じ構造の２台のCPU１０，２０とか
ら構成される。CPU１０は通常の処理を遂行す
るための命令実行制御回路１１、主記憶装置アク
セス回路１２の他に、制御回路１１やアクセス回
路１２に発生するエラーを検出するエラー検出回
路１３と、エラーが検出された時、正常なCPU
２０にエラー通知を行なうエラー通知回路１４
と、CPU１０の全状態情報をデータパス１１２
を通して正常なCPU２０に対して書込み、読出
制御を行なう読出、書込制御回路１５とからな
る。CPU２０もCPU１０と同じ構成である。ま
た、主記憶装置５０は、CPU１０、CPU２０と
の間に書込み、読出し可能なインタフエース１０
５，２０５を有しており、CPUで処理される最
小処理単位（以後タスクと呼ぶ）の制御情報が格
納されている。
第２図はこのタスク制御情報の構成を示す図で
ある。第２図において、制御情報はタスクの有効
性を示す有効表示ビツトＶと、タスク識別名称格
納域IDと、CPU状態制御情報領域Ｓとからな
り、固定番地Ｂから始まる連続した番地にｎ個分
の領域が確保されている。タスクが生成または中
断される毎にこの制御情報が生成され、生成順に
領域の高位番地方向へ順次格納される。この順序
制御は固定番地Ａに格納されているポインタ情報
を使つて行なわれる。ポインタ情報は次に生成さ
れるタスク制御情報の格納番地を示しており、
CPU１０またはCPU２０が読取つてタスク制御
情報格納位置を知る。このポインタ情報の更新制
御もCPU１０またはCPU２０が行なう。更新は
ポインタ情報を読取つた装置によつて読取つた内
容に固定値Ｌ（Ｖビツト長＋タスク識別名称長＋
CPU状態制御情報長）を加え、再格納すること
により行なわれる。この読取り、再格納処理は
CPU１０およびCPU２０で競合することがあ
り、競合を回避するため、排他制御論理を使つて
行なわれる。タスクの実行制御を行なうCPUは
実行開始時点でCPU１０用の領域C1とCPU２０
用の領域C2とからなる実行中タスク表示領域に
実行を開始するタスク名を登録しておく。
ある。第２図において、制御情報はタスクの有効
性を示す有効表示ビツトＶと、タスク識別名称格
納域IDと、CPU状態制御情報領域Ｓとからな
り、固定番地Ｂから始まる連続した番地にｎ個分
の領域が確保されている。タスクが生成または中
断される毎にこの制御情報が生成され、生成順に
領域の高位番地方向へ順次格納される。この順序
制御は固定番地Ａに格納されているポインタ情報
を使つて行なわれる。ポインタ情報は次に生成さ
れるタスク制御情報の格納番地を示しており、
CPU１０またはCPU２０が読取つてタスク制御
情報格納位置を知る。このポインタ情報の更新制
御もCPU１０またはCPU２０が行なう。更新は
ポインタ情報を読取つた装置によつて読取つた内
容に固定値Ｌ（Ｖビツト長＋タスク識別名称長＋
CPU状態制御情報長）を加え、再格納すること
により行なわれる。この読取り、再格納処理は
CPU１０およびCPU２０で競合することがあ
り、競合を回避するため、排他制御論理を使つて
行なわれる。タスクの実行制御を行なうCPUは
実行開始時点でCPU１０用の領域C1とCPU２０
用の領域C2とからなる実行中タスク表示領域に
実行を開始するタスク名を登録しておく。
正常な状態では、CPU１０およびCPU２０が
タスク制御情報を待行列に登録する処理P1と、登
録された行列を順次取出し、取出した制御情報に
基づいてタスクを実行する処理P2を行なつてお
り、処理P1と処理P2は互に独立した処理であるの
でCPU１０が登録したタスク制御情報をCPU２
０が取出して実行することも、CPU１０自身が
取出して実行することも可能である。いずれかの
CPUがエラーした場合には、他の正常なCPUが
タスク制御情報を登録する。この場合も、CPU
１０またはCPU２０のいずれか正常な側がタス
ク制御情報を読取し処理することができる。
タスク制御情報を待行列に登録する処理P1と、登
録された行列を順次取出し、取出した制御情報に
基づいてタスクを実行する処理P2を行なつてお
り、処理P1と処理P2は互に独立した処理であるの
でCPU１０が登録したタスク制御情報をCPU２
０が取出して実行することも、CPU１０自身が
取出して実行することも可能である。いずれかの
CPUがエラーした場合には、他の正常なCPUが
タスク制御情報を登録する。この場合も、CPU
１０またはCPU２０のいずれか正常な側がタス
ク制御情報を読取し処理することができる。
第１図において、CPU１０に故障が発生する
と、エラー検出回路１３が故障を検出し、命令実
行制御回路１１を停止させる。さらに検出回路１
３はエラー通知回路１４を起動し、エラー通知イ
ンタフエース１０２を経由して正常なCPU２０
にエラーを報告する。正常なCPU２０のエラー
受信回路２６がこの報告を受けると命令実行制御
回路２１を起動し、CPU１０のエラー処理を開
始する様指示する。正常なCPU２０は実行して
いるタスクを一旦中断したのち、読出し、書込み
制御回路２５，１５を通じてCPU１０の状態情
報を読出し、主記憶装置５０にこの情報を格納す
る。次に正常なCPU２０は主記憶装置５０に格
納されたCPU１０の状態情報を解析し、命令再
試行の可否を判定する。もし命令再試行可能なら
この状態情報より、命令再試行を行なう制御情報
を生成し、読出し、書込み制御回路１５，２５を
介して、生成されたこの制御情報をCPU１０に
設定する。正常なCPU２０はCPU起動インタフ
エース１２２を制御してCPU１０を起動する。
ここではCPU１０にエラーが発生した時実行さ
れていた命令から処理が再開されることになる。
ここで命令再試行が成功すれば、このまま処理が
続けられる。反対に命令再試行が不成功なら、
CPU１０のエラー検出回路１３は再びエラーを
検出し、前記と同様の手順で命令実行制御回路２
１にエラーが通知される。正常なCPU２０は、
CPU起動インタフエース１２２よりCPU１０を
起動した直後に、再びエラー通知を受けるので、
命令再試行不成功と判定する。この時、正常な
CPU２０は先にエラーした時、読出したCPU１
０の状態情報を処理し、CPU状態制御情報を生
成する。状態制御情報は通常運転におけるCPU
１０およびCPU２０で生成するものと全く同型
式である。さらに正常なCPU２０は主記憶装置
５０にアクセスし、第２図に示す固定番地C1よ
りCPU１０がエラー時実行していたタスクの識
別名称を、固定番地Ａよりポインタ情報をそれぞ
れ読取る。次に正常なCPU２０は、生成した
CPU状態制御情報と読取つたタスク識別名称と
に、有効表示ビツトを１にして付加したタスク制
御情報を、ポインタ情報で示される主記憶番地に
書込む。その後ポインタ情報に、タスク制御情報
長Ｌを加えて、同じ番地Ａに再格納する。Ｌを加
えた結果の番地が、タスク制御情報領域を越えた
場合は、初期値Ｂを格納する。登録されたタスク
制御情報は、それまで正常なCPU２０で実行し
ていたタスクと同様に、正常なCPU２０によつ
て待行列の順序に従い取出され、処理される。
CPU１０がエラーした時点で、正常なCPU２０
が命令再試行不能と判定した場合には正常な
CPU２０は主記憶装置５０にアクセスし、第２
図に示す固定番地C1よりCPU１０がエラー時実
行していたタスクの識別名称を、固定番地Ａより
ポインタ情報を読取る。次に有効表示ビツトを０
にし読取つたタスク識別名称に付加して、ポイン
タ情報で示される主記憶番地に書込む。命令再試
行不成功の場合と異なりCPU情態制御情報は書
込まれない。この後ポインタ情報の更新を行なう
手順は、命令再試行不成功の場合に同じである。
正常なCPU２０は有効表示ビツトＶが０の制御
情報を読取ると、タスク識別名称IDに記録され
ているタスクを放棄する処理を行なう。
と、エラー検出回路１３が故障を検出し、命令実
行制御回路１１を停止させる。さらに検出回路１
３はエラー通知回路１４を起動し、エラー通知イ
ンタフエース１０２を経由して正常なCPU２０
にエラーを報告する。正常なCPU２０のエラー
受信回路２６がこの報告を受けると命令実行制御
回路２１を起動し、CPU１０のエラー処理を開
始する様指示する。正常なCPU２０は実行して
いるタスクを一旦中断したのち、読出し、書込み
制御回路２５，１５を通じてCPU１０の状態情
報を読出し、主記憶装置５０にこの情報を格納す
る。次に正常なCPU２０は主記憶装置５０に格
納されたCPU１０の状態情報を解析し、命令再
試行の可否を判定する。もし命令再試行可能なら
この状態情報より、命令再試行を行なう制御情報
を生成し、読出し、書込み制御回路１５，２５を
介して、生成されたこの制御情報をCPU１０に
設定する。正常なCPU２０はCPU起動インタフ
エース１２２を制御してCPU１０を起動する。
ここではCPU１０にエラーが発生した時実行さ
れていた命令から処理が再開されることになる。
ここで命令再試行が成功すれば、このまま処理が
続けられる。反対に命令再試行が不成功なら、
CPU１０のエラー検出回路１３は再びエラーを
検出し、前記と同様の手順で命令実行制御回路２
１にエラーが通知される。正常なCPU２０は、
CPU起動インタフエース１２２よりCPU１０を
起動した直後に、再びエラー通知を受けるので、
命令再試行不成功と判定する。この時、正常な
CPU２０は先にエラーした時、読出したCPU１
０の状態情報を処理し、CPU状態制御情報を生
成する。状態制御情報は通常運転におけるCPU
１０およびCPU２０で生成するものと全く同型
式である。さらに正常なCPU２０は主記憶装置
５０にアクセスし、第２図に示す固定番地C1よ
りCPU１０がエラー時実行していたタスクの識
別名称を、固定番地Ａよりポインタ情報をそれぞ
れ読取る。次に正常なCPU２０は、生成した
CPU状態制御情報と読取つたタスク識別名称と
に、有効表示ビツトを１にして付加したタスク制
御情報を、ポインタ情報で示される主記憶番地に
書込む。その後ポインタ情報に、タスク制御情報
長Ｌを加えて、同じ番地Ａに再格納する。Ｌを加
えた結果の番地が、タスク制御情報領域を越えた
場合は、初期値Ｂを格納する。登録されたタスク
制御情報は、それまで正常なCPU２０で実行し
ていたタスクと同様に、正常なCPU２０によつ
て待行列の順序に従い取出され、処理される。
CPU１０がエラーした時点で、正常なCPU２０
が命令再試行不能と判定した場合には正常な
CPU２０は主記憶装置５０にアクセスし、第２
図に示す固定番地C1よりCPU１０がエラー時実
行していたタスクの識別名称を、固定番地Ａより
ポインタ情報を読取る。次に有効表示ビツトを０
にし読取つたタスク識別名称に付加して、ポイン
タ情報で示される主記憶番地に書込む。命令再試
行不成功の場合と異なりCPU情態制御情報は書
込まれない。この後ポインタ情報の更新を行なう
手順は、命令再試行不成功の場合に同じである。
正常なCPU２０は有効表示ビツトＶが０の制御
情報を読取ると、タスク識別名称IDに記録され
ているタスクを放棄する処理を行なう。
本実施例ではCPU１０が故障した場合につい
て述べたが、正常なCPU２０が故障した場合も
同様に処理されることは、自明である。さらに本
実施例ではCPUが２台の構成について示してい
るが主記憶装置内の実行中タスク表示領域を
CPU台数分だけ拡張することにより、３台以上
のCPU構成についても容易に実現できる。
て述べたが、正常なCPU２０が故障した場合も
同様に処理されることは、自明である。さらに本
実施例ではCPUが２台の構成について示してい
るが主記憶装置内の実行中タスク表示領域を
CPU台数分だけ拡張することにより、３台以上
のCPU構成についても容易に実現できる。
本発明は以上詳しく説明したように、回復不可
能なエラーを発生したCPUの状態情報を他の正
常なCPUが主記憶装置に移そ処理の再開時、処
理の連続性を保ちながらCPUの回復処理を行な
うことができるという効果がある。
能なエラーを発生したCPUの状態情報を他の正
常なCPUが主記憶装置に移そ処理の再開時、処
理の連続性を保ちながらCPUの回復処理を行な
うことができるという効果がある。
第１図は本発明による多重論理装置システムの
一実施例を示すブロツク図、第２図は第１図に示
した主記憶装置５０に格納される情報の論理構成
図である。 １０，２０……中央処理装置（CPU）、１１，
２１……命令実行制御回路、１２，２２……主記
憶装置アクセス回路、１３，２３……エラー検出
回路、１４，２４……エラー通知回路、１５，２
５……読出書込制御回路、１６，２６……エラー
受信回路、５０……主記憶装置、１０２，２０２
……エラー通知インタフエース、１０５，２０５
……主記憶アクセスインタフエース、１２２……
CPU起動インタフエース、１１２……データパ
ス、Ａ……タスク制御情報ポインタ格納アドレ
ス、Ｂ……タスク制御情報格納開始アドレス、
C1……CPU１０実行中タスク名称格納アドレ
ス、C2……CPU２０実行中タスク名称格納アド
レス、ID……タスク識別名称格納フイールド、
Ｓ……CPU状態制御情報格納フイールド、Ｖ…
…タスク有効表示ビツト。
一実施例を示すブロツク図、第２図は第１図に示
した主記憶装置５０に格納される情報の論理構成
図である。 １０，２０……中央処理装置（CPU）、１１，
２１……命令実行制御回路、１２，２２……主記
憶装置アクセス回路、１３，２３……エラー検出
回路、１４，２４……エラー通知回路、１５，２
５……読出書込制御回路、１６，２６……エラー
受信回路、５０……主記憶装置、１０２，２０２
……エラー通知インタフエース、１０５，２０５
……主記憶アクセスインタフエース、１２２……
CPU起動インタフエース、１１２……データパ
ス、Ａ……タスク制御情報ポインタ格納アドレ
ス、Ｂ……タスク制御情報格納開始アドレス、
C1……CPU１０実行中タスク名称格納アドレ
ス、C2……CPU２０実行中タスク名称格納アド
レス、ID……タスク識別名称格納フイールド、
Ｓ……CPU状態制御情報格納フイールド、Ｖ…
…タスク有効表示ビツト。
Claims (1)
- １ 複数の論理装置と、これらの論理装置に共用
される少くとも１台の記憶装置を具備する多重論
理装置システムにおいて、前記各論理装置を、命
令の実行制御回路と、前記実行制御回路に発生す
るエラーを検出し、検出した時、前記実行制御回
路の動作を停止させるエラー検出回路と、前記エ
ラー検出回路で検出したエラーを他の前記論理装
置に通知する通知回路と、停止した前記実行制御
回路の内部状態を、前記他の論理装置から読出
し、書込みできるよう制御する読出、書込制御回
路と、他の論理装置の前記通知回路からエラー通
知を受ける受信回路とで構成し、ある論理装置に
エラーが発生した場合、その論理装置の通知回路
のエラー通知を受けた正常な論理装置の受信回路
出力に呼応して、前記正常な論理装置の命令実行
制御回路が前記エラーを発生した論理装置の命令
再試行を制御し、その結果、命令再試行不成功な
ら、エラーを発生した論理装置の状態情報から、
前記正常な論理装置の中断された処理の再開に必
要な制御情報を、前記記憶装置に書込むように構
成したことを特徴とする多重論理装置システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148632A JPS5850049A (ja) | 1981-09-18 | 1981-09-18 | 多重論理装置システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148632A JPS5850049A (ja) | 1981-09-18 | 1981-09-18 | 多重論理装置システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850049A JPS5850049A (ja) | 1983-03-24 |
| JPS6143739B2 true JPS6143739B2 (ja) | 1986-09-29 |
Family
ID=15457126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148632A Granted JPS5850049A (ja) | 1981-09-18 | 1981-09-18 | 多重論理装置システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850049A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123150A (ja) * | 1982-01-18 | 1983-07-22 | Fujitsu Ltd | デ−タ処理方式 |
| JP2716537B2 (ja) * | 1989-07-31 | 1998-02-18 | 富士通株式会社 | 複合システムにおけるダウン監視処理方式 |
-
1981
- 1981-09-18 JP JP56148632A patent/JPS5850049A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850049A (ja) | 1983-03-24 |
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