JPS6143890B2 - - Google Patents
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- JPS6143890B2 JPS6143890B2 JP53075614A JP7561478A JPS6143890B2 JP S6143890 B2 JPS6143890 B2 JP S6143890B2 JP 53075614 A JP53075614 A JP 53075614A JP 7561478 A JP7561478 A JP 7561478A JP S6143890 B2 JPS6143890 B2 JP S6143890B2
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- JP
- Japan
- Prior art keywords
- circuit
- detection
- level
- transistor
- pulse noise
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/345—Muting during a short period of time when noise pulses are detected, i.e. blanking
Landscapes
- Manipulation Of Pulses (AREA)
- Control Of Amplification And Gain Control (AREA)
- Noise Elimination (AREA)
Description
【発明の詳細な説明】
本発明はラジオ受信機等の受信信号中に含まれ
るパルス雑音を検出する為の回路に係り、特に利
得制御可能な前記パルス雑音の検出回路における
パルス雑音の検出レベルを前記利得制御に対応し
て可変せしめる技術に関するものである。 受信信号中のパルス雑音を検出し、前記パルス
雑音が存在する期間中、信号伝送路に配設された
ゲートを遮断して雑音発生を防止するシステムが
公知である。しかして、前記システムに使用され
るパルス雑音検出装置としては、第１図に示す如
きものが考えられる。第１図において、１はハイ
パスフイルター（図示せず）を介して検波出力信
号中から得られるパルス雑音及び白色雑音等の連
続雑音の高周波成分から成る入力信号が印加され
る入力端子、２は前記入力端子１に印加された信
号を増幅する差動増幅回路、３は前記差動増幅回
路２の出力信号を両波整流する両波整流回路、４
は前記両波整流回路３の出力信号中に含まれるパ
ルス雑音を検出する為のパルス雑音検出回路、５
は前記両波整流回路３の出力信号中に含まれる連
続雑音レベルに対応する利得制御信号を発生する
連続雑音レベル検出回路、６は前記差動増幅回路
２の利得を制御する為の利得制御回路である。 入力端子１に印加される連続雑音が小さい間、
連続雑音レベル検出回路５の平滑コンデンサ７の
電圧は利得制御回路６の第１及び第２制御トラン
ジスタ８及び９を導通させる程大とはならず、そ
の為、前記制御回路６は不動作状態にある。しか
して、入力端子１に印加された信号は、差動増幅
回路２で増幅され、一対のトランジスタ１０及び
１１のコレクタからそれぞれインピーダンス変換
トランジスタ１２及び１３を介して両波整流回路
３に印加される。前記整流回路３の第１整流トラ
ンジスタ１４は、差動増幅回路２の一方のトラン
ジスタ１０の出力信号が他方のトランジスタ１１
の出力信号よりも大の時導通し、第２整流トラン
ジスタ１５は、前記他方のトランジスタ１１の出
力信号が一方のトランジスタ１０の出力信号より
も大の時導通する様、回路接続されている。従つ
て、第１及び第２整流トランジスタ１４及び１５
の共通コレクタには両波整流信号が得られる。 前記第１及び第２整流トランジスタ１４及び１
５の共通コレクタに得られる信号のうち、パルス
雑音はパルス雑音検出回路４によつて検出され
る。すなわち、一般にパルス雑音は連続雑音に比
して十分に大なるレベルを有する。従つて、パル
ス雑音検出回路４の第１及び第２分圧抵抗１６及
び１７の分圧比を適当に設定し、所定のスレシホ
ールドレペルを設定すれば、十分大なるレベルの
パルス雑音の存在時のみ検出トランジスタ１８が
導通し、そのコレクタに接続された出力端子１９
に検出パルスが得られる。その際、連続雑音に比
してあまりレベル差のないパルス雑音は、検出さ
れないが、そのようなパルス雑音は、連続雑音と
見做して無視しても通常は何ら不都合を生じな
い。 一方、前記第１及び第２整流トランジスタ１４
及び１５の共通コレクタに得られた連続雑音に係
る信号は、検波トランジスタ２０でピーク検波さ
れ、平滑コンデンサ７に蓄積される。その為、前
記平滑コンデンサ７の両端電圧は徐々に上昇す
る。 入力端子１に印加される連続雑音レベルが小の
間、前記平滑コンデンサ７の両端電圧は、利得制
御回路６の第１及び第２制御トランジスタ８及び
９を導通させるほど高くならないが、前記連続雑
音レベルが大となると、前記平滑コンデンサ７の
両端電圧も上昇し、前記第１及び第２制御トラン
ジスタ８及び９のベース・エミツタ間電圧（ＶB
Ｅ）に達するので、前記第１及び第２制御トラン
ジスタ８及び９は導通状態を呈する。 前記第１及び第２制御トランジスタ８及び９が
導通状態を呈することにより、差動増幅回路２の
利得制御が開始される。いま、第１制御トランジ
スタ８のコレクタ電流をI1、第２制御トランジス
タ９のコレクタ電流をI2とすれば、 I1＝I2 ………(1) となる。又、電流ミラー回路２１のミラートラン
ジスタ２２のコレクタ電流をI3とすれば、 I1＝I3 ………(2) となる。従つて第(1)及び第(2)式より、 I2＝I3 ………(3) となる。そして第２制御トランジスタ９の導通に
より、ダイオード２３，２４，２５及び２６が導
通し、該ダイオード２３乃至２６の内部インピー
ダンスの低下により、入力端子１に印加される入
力信号が減衰されるので、結果として差動増幅回
路２の利得制御が達成される。その時、第(3)式に
示す如く、I2＝I3となるので、差動増幅回路２の
ベースバイアスに対する悪影響は防止される。 上述の如くして、第１図に示す回路は、利得制
御が行なわれるので、パルス雑音検出回路４の検
出レベルを固定しておいても、誤動作すること無
く有効に所定レベル以上のパルス雑音のみを検出
することが出来る。そして、通常の場合パルス雑
音の検出レベルを中電界強度時の連続雑音レベル
の略２倍程度に設定しておけば十分である。 しかしながら、弱電界時には連続雑音レベルが
非常に大となり、パルス雑音の検出レベルを応々
にして越え、パルス雑音検出回路が誤動作する危
険がある。だからといつて、パルス雑音の検出レ
ベルを考えられる連続雑音レベルの最大値以上に
設定すると、検出出来ないパルス雑音の数が増加
し、パルス雑音検出回路としての感度の悪化とな
り好ましくない。 本発明は上述の点に鑑み成されたもので、パル
ス雑音の検出レベルを可変とし、しかも利得制御
用の信号の大きさに応じて前記パルス雑音の検出
レベルを設定し、もつて検出感度が優れ、かつ誤
動作しないパルス雑音検出回路を提供せんとする
ものである。以下実施例に基づき、図面を参照し
ながら説明する。 第２図は本発明の一実施例を示すもので、第１
図と同一の回路素子には同一の図番を付し、説明
は省略する。しかして２７及び２８は差動増幅回
路２の出力信号を両波整流する第１及び第２両波
整流回路、２９は前記第１両波整流回路２７の出
力信号を検波し、連続雑音レベルに応じた利得制
御信号を発生する連続雑音レベル検出回路、３０
は前記第２両波整流回路２８の出力信号中のパル
ス雑音を検出する為のパルス雑音検出回路であ
る。前記連続雑音レベル検出回路２９は、検波ト
ランジスタ３１と、該検波トランジスタ３１のベ
ースとアース間に接続されたダイオード３２と抵
抗３３との直列回路と、前記抵抗３３と並列接続
された複数個の直列接続ダイオードから成るクリ
ツプ回路３４と、前記検波トランジスタ３１のエ
ミツタに接続された分圧抵抗３５及び３６と、平
滑コンデンサ３７とから成り、前記パルス雑音検
出回路は、検出トランジスタ３８と、該検出トラ
ンジスタ３８のベース電圧を設定するバイアス抵
抗３９と、ダイオード４０と、前記検出トランジ
スタ３８のベースに印加される信号を側路する為
の側路トランジスタ４１と、該側路トランジスタ
４１のベースとアース間に接続されたダイオード
４２と抵抗４３との直列回路と、前記側路トラン
ジスタ４１のベースに駆動電流を供給する駆動ト
ランジスタ４４とから成る。 次に動作を説明する。パルス雑音検出回路３０
の駆動トランジスタ４４は、電流ミラー回路２１
のミラートランジスタ２２と同一の回路接続に成
されている。その為、前記ミラートランジスタ２
２のコレクタ電流と等しいコレクタ電流が前記駆
動トランジスタ４４に流れる。そして、前記ミラ
ートランジスタ２２のコレクタ電流は、前記第１
及び第２制御トランジスタ８及び９のベースに印
加される利得制御信号に応じて流れる。従つて、
前記駆動トランジスタ４４のコレクタ電流も前記
利得制御信号に応じて流れることになる。前記駆
動トランジスタ４４が導通し、そのコレクタ電流
が流れると、該コレクタ電流に応じて、側路トラ
ンジスタ４１が導通する。しかして、側路トラン
ジスタ４１と、ダイオード４２及び抵抗４３の直
列回路とは、電流ミラー回路を構成しており、抵
抗４３の値と抵抗４５の値とを等しくすれば、前
記直列回路に流れる電流と、側路トランジスタ４
１のコレクタ電流とは等しくなる。 いま、ミラートランジスタ２２のエミツタ抵抗
４６の値と、駆動トランジスタ４４のエミツタ抵
抗４７の値を等しく設定し、前記ミラートランジ
スタ２２のコレクタ電流をI3とすれば、前記駆動
トランジスタ４４のコレクタ電流I4は、 I4＝I3 ………(3) となる。又、側路トランジスタ４１のコレクタ電
流I5は、 I5＝I4 ………(4) となる。更に、第２両波整流回路２８の出力電流
をI6とすれば、検出トランジスタ３８のバイアス
抵抗３９に流れる電流I7は I7＝I6−I5 ………(5) となり、前記バイアス抵抗３９の低抗値をR1と
すれば、検出トランジスタ３８のベース電圧ＶSB
は、 ＶPB＝I7・R1 ………(6) で表わされ、前記ベース電圧ＶPBが、立上り電圧
（ＶBE）に達すると、前記検出トランジスタ３８
が導通する。前記第(6)式は、前記第(3)(4)及び(5)式
より、 ＶPB＝（I6−I3）・R1 ………(6)′ と書き表わせる。そして、I3は、利得制御信号の
値に応じて変化するから、第(6)′式で示されるＶP
Ｂも利得制御信号に応じて変化し、前記ＶPBは、
利得制御信号が大となつた時小となり、小となつ
た時大となる。 第(6)′式は、連続雑音レベルが増大し、利得制
御信号が大になるにつれて、検出トランジスタ３
８のパルス雑音検出レベルが大となることを示し
ている。その為、連続雑音レベルが小のとき、パ
ルス雑音の検出レベルを下げ、小さなパルス雑音
をも検出出来、連続雑音レベルが大のとき、パル
ス雑音の検出レベルを上げ、連続雑音レベルによ
る誤動作を防止出来るという利点を有する。 以上述べた如く、本発明に係るパルス雑音検出
回路は、連続雑音レベルに応じて、パルス雑音検
出レベルを可変とすることが出来るので、誤動作
防止、小さなパルス雑音の検出等、従来に無い良
好な特性を有するパルス雑音検出回路を提供出来
る優れたものである。 尚、ミラートランジスタ２２のエミツタ抵抗４
６と駆動トランジスタ４４のエミツタ抵抗４７と
の抵抗比を変えたり、側路トランジスタ４１のエ
ミツタ抵抗４５と抵抗４３との抵抗比を変えたり
すれば、パルス雑音検出レベルの可変カーブを変
えることが出来設計の自由度が増すとともに、ダ
イオード４２と抵抗４３との直列回路と並列に適
当な値の抵抗を接続すれば、該抵抗の値に応じ
て、所定範囲でパルス雑音の定レベル検出を、又
前記所定範囲以上においてパルス雑音の可変レベ
ル検出を行うことが出来る。
るパルス雑音を検出する為の回路に係り、特に利
得制御可能な前記パルス雑音の検出回路における
パルス雑音の検出レベルを前記利得制御に対応し
て可変せしめる技術に関するものである。 受信信号中のパルス雑音を検出し、前記パルス
雑音が存在する期間中、信号伝送路に配設された
ゲートを遮断して雑音発生を防止するシステムが
公知である。しかして、前記システムに使用され
るパルス雑音検出装置としては、第１図に示す如
きものが考えられる。第１図において、１はハイ
パスフイルター（図示せず）を介して検波出力信
号中から得られるパルス雑音及び白色雑音等の連
続雑音の高周波成分から成る入力信号が印加され
る入力端子、２は前記入力端子１に印加された信
号を増幅する差動増幅回路、３は前記差動増幅回
路２の出力信号を両波整流する両波整流回路、４
は前記両波整流回路３の出力信号中に含まれるパ
ルス雑音を検出する為のパルス雑音検出回路、５
は前記両波整流回路３の出力信号中に含まれる連
続雑音レベルに対応する利得制御信号を発生する
連続雑音レベル検出回路、６は前記差動増幅回路
２の利得を制御する為の利得制御回路である。 入力端子１に印加される連続雑音が小さい間、
連続雑音レベル検出回路５の平滑コンデンサ７の
電圧は利得制御回路６の第１及び第２制御トラン
ジスタ８及び９を導通させる程大とはならず、そ
の為、前記制御回路６は不動作状態にある。しか
して、入力端子１に印加された信号は、差動増幅
回路２で増幅され、一対のトランジスタ１０及び
１１のコレクタからそれぞれインピーダンス変換
トランジスタ１２及び１３を介して両波整流回路
３に印加される。前記整流回路３の第１整流トラ
ンジスタ１４は、差動増幅回路２の一方のトラン
ジスタ１０の出力信号が他方のトランジスタ１１
の出力信号よりも大の時導通し、第２整流トラン
ジスタ１５は、前記他方のトランジスタ１１の出
力信号が一方のトランジスタ１０の出力信号より
も大の時導通する様、回路接続されている。従つ
て、第１及び第２整流トランジスタ１４及び１５
の共通コレクタには両波整流信号が得られる。 前記第１及び第２整流トランジスタ１４及び１
５の共通コレクタに得られる信号のうち、パルス
雑音はパルス雑音検出回路４によつて検出され
る。すなわち、一般にパルス雑音は連続雑音に比
して十分に大なるレベルを有する。従つて、パル
ス雑音検出回路４の第１及び第２分圧抵抗１６及
び１７の分圧比を適当に設定し、所定のスレシホ
ールドレペルを設定すれば、十分大なるレベルの
パルス雑音の存在時のみ検出トランジスタ１８が
導通し、そのコレクタに接続された出力端子１９
に検出パルスが得られる。その際、連続雑音に比
してあまりレベル差のないパルス雑音は、検出さ
れないが、そのようなパルス雑音は、連続雑音と
見做して無視しても通常は何ら不都合を生じな
い。 一方、前記第１及び第２整流トランジスタ１４
及び１５の共通コレクタに得られた連続雑音に係
る信号は、検波トランジスタ２０でピーク検波さ
れ、平滑コンデンサ７に蓄積される。その為、前
記平滑コンデンサ７の両端電圧は徐々に上昇す
る。 入力端子１に印加される連続雑音レベルが小の
間、前記平滑コンデンサ７の両端電圧は、利得制
御回路６の第１及び第２制御トランジスタ８及び
９を導通させるほど高くならないが、前記連続雑
音レベルが大となると、前記平滑コンデンサ７の
両端電圧も上昇し、前記第１及び第２制御トラン
ジスタ８及び９のベース・エミツタ間電圧（ＶB
Ｅ）に達するので、前記第１及び第２制御トラン
ジスタ８及び９は導通状態を呈する。 前記第１及び第２制御トランジスタ８及び９が
導通状態を呈することにより、差動増幅回路２の
利得制御が開始される。いま、第１制御トランジ
スタ８のコレクタ電流をI1、第２制御トランジス
タ９のコレクタ電流をI2とすれば、 I1＝I2 ………(1) となる。又、電流ミラー回路２１のミラートラン
ジスタ２２のコレクタ電流をI3とすれば、 I1＝I3 ………(2) となる。従つて第(1)及び第(2)式より、 I2＝I3 ………(3) となる。そして第２制御トランジスタ９の導通に
より、ダイオード２３，２４，２５及び２６が導
通し、該ダイオード２３乃至２６の内部インピー
ダンスの低下により、入力端子１に印加される入
力信号が減衰されるので、結果として差動増幅回
路２の利得制御が達成される。その時、第(3)式に
示す如く、I2＝I3となるので、差動増幅回路２の
ベースバイアスに対する悪影響は防止される。 上述の如くして、第１図に示す回路は、利得制
御が行なわれるので、パルス雑音検出回路４の検
出レベルを固定しておいても、誤動作すること無
く有効に所定レベル以上のパルス雑音のみを検出
することが出来る。そして、通常の場合パルス雑
音の検出レベルを中電界強度時の連続雑音レベル
の略２倍程度に設定しておけば十分である。 しかしながら、弱電界時には連続雑音レベルが
非常に大となり、パルス雑音の検出レベルを応々
にして越え、パルス雑音検出回路が誤動作する危
険がある。だからといつて、パルス雑音の検出レ
ベルを考えられる連続雑音レベルの最大値以上に
設定すると、検出出来ないパルス雑音の数が増加
し、パルス雑音検出回路としての感度の悪化とな
り好ましくない。 本発明は上述の点に鑑み成されたもので、パル
ス雑音の検出レベルを可変とし、しかも利得制御
用の信号の大きさに応じて前記パルス雑音の検出
レベルを設定し、もつて検出感度が優れ、かつ誤
動作しないパルス雑音検出回路を提供せんとする
ものである。以下実施例に基づき、図面を参照し
ながら説明する。 第２図は本発明の一実施例を示すもので、第１
図と同一の回路素子には同一の図番を付し、説明
は省略する。しかして２７及び２８は差動増幅回
路２の出力信号を両波整流する第１及び第２両波
整流回路、２９は前記第１両波整流回路２７の出
力信号を検波し、連続雑音レベルに応じた利得制
御信号を発生する連続雑音レベル検出回路、３０
は前記第２両波整流回路２８の出力信号中のパル
ス雑音を検出する為のパルス雑音検出回路であ
る。前記連続雑音レベル検出回路２９は、検波ト
ランジスタ３１と、該検波トランジスタ３１のベ
ースとアース間に接続されたダイオード３２と抵
抗３３との直列回路と、前記抵抗３３と並列接続
された複数個の直列接続ダイオードから成るクリ
ツプ回路３４と、前記検波トランジスタ３１のエ
ミツタに接続された分圧抵抗３５及び３６と、平
滑コンデンサ３７とから成り、前記パルス雑音検
出回路は、検出トランジスタ３８と、該検出トラ
ンジスタ３８のベース電圧を設定するバイアス抵
抗３９と、ダイオード４０と、前記検出トランジ
スタ３８のベースに印加される信号を側路する為
の側路トランジスタ４１と、該側路トランジスタ
４１のベースとアース間に接続されたダイオード
４２と抵抗４３との直列回路と、前記側路トラン
ジスタ４１のベースに駆動電流を供給する駆動ト
ランジスタ４４とから成る。 次に動作を説明する。パルス雑音検出回路３０
の駆動トランジスタ４４は、電流ミラー回路２１
のミラートランジスタ２２と同一の回路接続に成
されている。その為、前記ミラートランジスタ２
２のコレクタ電流と等しいコレクタ電流が前記駆
動トランジスタ４４に流れる。そして、前記ミラ
ートランジスタ２２のコレクタ電流は、前記第１
及び第２制御トランジスタ８及び９のベースに印
加される利得制御信号に応じて流れる。従つて、
前記駆動トランジスタ４４のコレクタ電流も前記
利得制御信号に応じて流れることになる。前記駆
動トランジスタ４４が導通し、そのコレクタ電流
が流れると、該コレクタ電流に応じて、側路トラ
ンジスタ４１が導通する。しかして、側路トラン
ジスタ４１と、ダイオード４２及び抵抗４３の直
列回路とは、電流ミラー回路を構成しており、抵
抗４３の値と抵抗４５の値とを等しくすれば、前
記直列回路に流れる電流と、側路トランジスタ４
１のコレクタ電流とは等しくなる。 いま、ミラートランジスタ２２のエミツタ抵抗
４６の値と、駆動トランジスタ４４のエミツタ抵
抗４７の値を等しく設定し、前記ミラートランジ
スタ２２のコレクタ電流をI3とすれば、前記駆動
トランジスタ４４のコレクタ電流I4は、 I4＝I3 ………(3) となる。又、側路トランジスタ４１のコレクタ電
流I5は、 I5＝I4 ………(4) となる。更に、第２両波整流回路２８の出力電流
をI6とすれば、検出トランジスタ３８のバイアス
抵抗３９に流れる電流I7は I7＝I6−I5 ………(5) となり、前記バイアス抵抗３９の低抗値をR1と
すれば、検出トランジスタ３８のベース電圧ＶSB
は、 ＶPB＝I7・R1 ………(6) で表わされ、前記ベース電圧ＶPBが、立上り電圧
（ＶBE）に達すると、前記検出トランジスタ３８
が導通する。前記第(6)式は、前記第(3)(4)及び(5)式
より、 ＶPB＝（I6−I3）・R1 ………(6)′ と書き表わせる。そして、I3は、利得制御信号の
値に応じて変化するから、第(6)′式で示されるＶP
Ｂも利得制御信号に応じて変化し、前記ＶPBは、
利得制御信号が大となつた時小となり、小となつ
た時大となる。 第(6)′式は、連続雑音レベルが増大し、利得制
御信号が大になるにつれて、検出トランジスタ３
８のパルス雑音検出レベルが大となることを示し
ている。その為、連続雑音レベルが小のとき、パ
ルス雑音の検出レベルを下げ、小さなパルス雑音
をも検出出来、連続雑音レベルが大のとき、パル
ス雑音の検出レベルを上げ、連続雑音レベルによ
る誤動作を防止出来るという利点を有する。 以上述べた如く、本発明に係るパルス雑音検出
回路は、連続雑音レベルに応じて、パルス雑音検
出レベルを可変とすることが出来るので、誤動作
防止、小さなパルス雑音の検出等、従来に無い良
好な特性を有するパルス雑音検出回路を提供出来
る優れたものである。 尚、ミラートランジスタ２２のエミツタ抵抗４
６と駆動トランジスタ４４のエミツタ抵抗４７と
の抵抗比を変えたり、側路トランジスタ４１のエ
ミツタ抵抗４５と抵抗４３との抵抗比を変えたり
すれば、パルス雑音検出レベルの可変カーブを変
えることが出来設計の自由度が増すとともに、ダ
イオード４２と抵抗４３との直列回路と並列に適
当な値の抵抗を接続すれば、該抵抗の値に応じ
て、所定範囲でパルス雑音の定レベル検出を、又
前記所定範囲以上においてパルス雑音の可変レベ
ル検出を行うことが出来る。
第１図は本発明の説明に供する為の回路図、及
び第２図は本発明の一実施例を示す回路図であ
る。 主な図番の説明、２７，２８…両波整流回路、
２９…連続雑音レベル検出回路、３０…パルス雑
音検出回路、３８…検出トランジスタ、４１…側
路トランジスタ、４４…駆動トランジスタ。
び第２図は本発明の一実施例を示す回路図であ
る。 主な図番の説明、２７，２８…両波整流回路、
２９…連続雑音レベル検出回路、３０…パルス雑
音検出回路、３８…検出トランジスタ、４１…側
路トランジスタ、４４…駆動トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 連続雑音成分とパルス雑音成分とから成る入
力信号を増幅する増幅回路と、該増回路の出力信
号中の連続雑音レベルを検出し、該レベルに応じ
た利得制御信号を発生する第１検出回路と、該第
１検出回路から発生する利得制御信号に応じて前
記増幅回路の利得を制御する利得制御回路と、前
記増幅回路の出力信号中の所定レベル以上のパル
ス雑音を検出する第２検出回路とを備えるパルス
雑音検出回路において、前記第１検出回路から発
生する利得制御信号に応じて、前記第２検出回路
の検出レベルを変化させることを特徴とするパル
ス雑音検出回路。 ２ 前記利得制御回路は、前記増幅回路の入力信
号を減衰する為の可変インピーダンス回路と、該
可変インピーダンス回路を駆動する電流を供給す
る駆動回路とを備え、前記第２検出回路は検出ト
ランジスタと、該検出トランジスタの検出レベル
を設定する為のレベル設定回路と、該レベル設定
回路に並列に接続され、前記駆動回路から発生す
る駆動電流と等しい電流が供給される前記レベル
設定回路の側路回路とから成ることを特徴とする
特許請求の範囲第１項記載のパルス雑音検出回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7561478A JPS553236A (en) | 1978-06-21 | 1978-06-21 | Pulse noise detection circuit |
| US06/023,408 US4289981A (en) | 1978-06-21 | 1979-03-23 | Pulsive component detecting apparatus |
| DE2912689A DE2912689C2 (de) | 1978-06-21 | 1979-03-30 | Einrichtung zum Detektieren von impulsförmigen Störsignalen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7561478A JPS553236A (en) | 1978-06-21 | 1978-06-21 | Pulse noise detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS553236A JPS553236A (en) | 1980-01-11 |
| JPS6143890B2 true JPS6143890B2 (ja) | 1986-09-30 |
Family
ID=13581255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7561478A Granted JPS553236A (en) | 1978-06-21 | 1978-06-21 | Pulse noise detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS553236A (ja) |
-
1978
- 1978-06-21 JP JP7561478A patent/JPS553236A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS553236A (en) | 1980-01-11 |
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