JPS6144444A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6144444A JPS6144444A JP59167141A JP16714184A JPS6144444A JP S6144444 A JPS6144444 A JP S6144444A JP 59167141 A JP59167141 A JP 59167141A JP 16714184 A JP16714184 A JP 16714184A JP S6144444 A JPS6144444 A JP S6144444A
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- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- cell
- semiconductor integrated
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多層配線音用い、ＩＬ論理素子によ）構成さ
れる論理回路を有する半導体集積回路に関する。
れる論理回路を有する半導体集積回路に関する。
（従来の技術）
従来から、 Ｉ Ｌ（インテグレーテッド インジェク
ションロジック、 Ｉｎｔｅｇｒａｔｅｄ ＩｎＪ
−ｏｃｔｉｏｎ Ｌｏｇｉｃ）論理素子の設計において
に。
ションロジック、 Ｉｎｔｅｇｒａｔｅｄ ＩｎＪ
−ｏｃｔｉｏｎ Ｌｏｇｉｃ）論理素子の設計において
に。
設計の容易化お工び特性の均一化ｉｈかる意味で。
ゲートセルの形状や配列に規則性をも九せている。
一方、電源ツイン及び各ゲートヲ接続するため配線領域
等は、配線領域形成工程の能力から決定される基準にそ
って布線設計がなされている。従がって、ゲートセルの
配置ピッチと配線領域のピッチは互いに独立している。
等は、配線領域形成工程の能力から決定される基準にそ
って布線設計がなされている。従がって、ゲートセルの
配置ピッチと配線領域のピッチは互いに独立している。
最近、Ｉ２Ｌ論理回路の規模が増大しており。
ゲートセルのピッチと配線領域のピッチが異なつている
ために生ずる。ゲートセルと配線領域との段差あるいは
ずれ全修正する煩雑さも増大している。さらに、配線領
域ｔ−２種類以上用いる多層配線構造も適用されるよう
になりており、レイアウト設計が非常に複雑化し、設計
期間も長期化している。
ために生ずる。ゲートセルと配線領域との段差あるいは
ずれ全修正する煩雑さも増大している。さらに、配線領
域ｔ−２種類以上用いる多層配線構造も適用されるよう
になりており、レイアウト設計が非常に複雑化し、設計
期間も長期化している。
このような複雑化に対応するため、Ｉ”Ｌ論理素子の自
動配置、自動配線も研究されており、例えば、Ｅ、ＷＩ
ＴＴＥＮＺＥＬＬＮＥＲによる［Ｃｏｍｐｕ−ｔｅｒ−
Ａｉｄｅｊ Ｄｅｓｉｇｎ ｏｆ Ｌａｒｇｅ−８ｃ
ａｌｅＩｎｔｅｇｒａｔｅｄ Ｉ Ｌ Ｌｏｇｉ
ｃ Ｃ１ｒｃｕｉｔｓＪ（ＩＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒ−ｃｕｉｔ
ｓ、ｖｏｌ ８Ｃ−１２ｐｆｌ、１９９−２０４ Ａ
ｐｒ。
動配置、自動配線も研究されており、例えば、Ｅ、ＷＩ
ＴＴＥＮＺＥＬＬＮＥＲによる［Ｃｏｍｐｕ−ｔｅｒ−
Ａｉｄｅｊ Ｄｅｓｉｇｎ ｏｆ Ｌａｒｇｅ−８ｃ
ａｌｅＩｎｔｅｇｒａｔｅｄ Ｉ Ｌ Ｌｏｇｉ
ｃ Ｃ１ｒｃｕｉｔｓＪ（ＩＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒ−ｃｕｉｔ
ｓ、ｖｏｌ ８Ｃ−１２ｐｆｌ、１９９−２０４ Ａ
ｐｒ。
１９７７）においては、１層配線による自動配置。
配線が報告されている。しかしながら、自動配置。
配線の出力全人手によ〕再度レイアウト図面を作成する
ため、ゲートセル部と配線部との不具合については改善
されていなム。
ため、ゲートセル部と配線部との不具合については改善
されていなム。
（発明の目的〕
本発明の目的に、上述のような従来のＩ２Ｌ論理回路を
有する半導体集積回路におけるレイアウト設計の複雑さ
金取り除き、設計の簡易化及びスピードアップｔ−ｔｌ
かることのできる半導体集積回路を提供することにある
。
有する半導体集積回路におけるレイアウト設計の複雑さ
金取り除き、設計の簡易化及びスピードアップｔ−ｔｌ
かることのできる半導体集積回路を提供することにある
。
（発明の構成）
本発明の半導体集積回路は、インバータと該インバータ
のベースに電流全注入するインジェクタ七半導体基板に
形成したＩＬ論理素子を複数個配置してなる半導体集積
回路において、前記Ｉ２Ｌ論理素子を構成する複数のセ
ル群及び導電配線の基準点が１種類のグリッド面上のそ
れぞれの格子点に配置されていることから構成される。
のベースに電流全注入するインジェクタ七半導体基板に
形成したＩＬ論理素子を複数個配置してなる半導体集積
回路において、前記Ｉ２Ｌ論理素子を構成する複数のセ
ル群及び導電配線の基準点が１種類のグリッド面上のそ
れぞれの格子点に配置されていることから構成される。
（作用）
本発明の半導体集積回路は、上記の構成とすることより
、従来不具合の生じていたゲートセルと配線領域との接
続において、配置するピッチがすべてのセルについて統
一化される。従って、ピッチが異なることによる接続点
での段差、ずれ等が発生することがなくなる。加えて、
各セルの座標が規格化されているため、自動配置、自動
配線のプログラム等金適用した場合、出力結果金レイア
クトデータに変換させる際の処理も簡略化が可能である
という効果も得られる。
、従来不具合の生じていたゲートセルと配線領域との接
続において、配置するピッチがすべてのセルについて統
一化される。従って、ピッチが異なることによる接続点
での段差、ずれ等が発生することがなくなる。加えて、
各セルの座標が規格化されているため、自動配置、自動
配線のプログラム等金適用した場合、出力結果金レイア
クトデータに変換させる際の処理も簡略化が可能である
という効果も得られる。
（実施例）
以下１本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）Ｈ本発明の一実施例の構成金示すレイアウ
ト図、第１図（ｂ）はそのパターン図、第２図ないし、
第６図はその部分詳細パターン図である。
ト図、第１図（ｂ）はそのパターン図、第２図ないし、
第６図はその部分詳細パターン図である。
本実施例は、インバータとこのインバータのベースに電
流を注入するインジェクタを半導体基板に形成したＩＬ
論理素子を複数個配置してなる半導体集積回路におい
て、前記ＩＬ 調螺子を構成するゲートセル１１．入力
端子セル１４．出力端子セル１５及びスルーホールセル
１８のセル群及び第１層配線１６と第２層配線１７から
なる導電配線の基準点がそれぞれ同じ等間隔で配列され
た縦線及び横線からなるグリ、ド面１０上のそれぞれの
格子点に配置されていることから構成畜れる。
流を注入するインジェクタを半導体基板に形成したＩＬ
論理素子を複数個配置してなる半導体集積回路におい
て、前記ＩＬ 調螺子を構成するゲートセル１１．入力
端子セル１４．出力端子セル１５及びスルーホールセル
１８のセル群及び第１層配線１６と第２層配線１７から
なる導電配線の基準点がそれぞれ同じ等間隔で配列され
た縦線及び横線からなるグリ、ド面１０上のそれぞれの
格子点に配置されていることから構成畜れる。
のゲートセル１１を示す、第２図において、２１にイン
ジェクタ拡散領域、２２はベース拡散領域、２３はコン
タクト領域、２４は第１層配線領域。
ジェクタ拡散領域、２２はベース拡散領域、２３はコン
タクト領域、２４は第１層配線領域。
１２はゲートセルの第１基準点、１３はゲートセルの第
２基準点でらる。
２基準点でらる。
このゲートセル１１は、ベース拡散領域２２のみ横方向
に伸縮可能でおり、第１基単点１２と第２基準点１３に
工〕配置位置が定義され、ベース拡散領域２２の長嘔は
、第１．第２基準点間距離に比例して定義される。
に伸縮可能でおり、第１基単点１２と第２基準点１３に
工〕配置位置が定義され、ベース拡散領域２２の長嘔は
、第１．第２基準点間距離に比例して定義される。
第３図は、入力端子セル１４であち、２５は基準点であ
〕、第２図と同じ番号を付し几ものは同じ領域であるこ
とを示す。
〕、第２図と同じ番号を付し几ものは同じ領域であるこ
とを示す。
第４図は、出力端子セル１５であり、２６はコレクタ拡
散領域であり、第２図、第３図と同じ番号全村したもの
は同じ領域であること金示す。
散領域であり、第２図、第３図と同じ番号全村したもの
は同じ領域であること金示す。
第５図は第１層１Ｍ２層配線用コンポーネントであ〕、
２７は各層配線領域であフ、゛基準点２５に対し一定の
幅で定義されている。
２７は各層配線領域であフ、゛基準点２５に対し一定の
幅で定義されている。
第６図は、’Ｓ層配線領域２７ｔ′接続するためのスル
ーホールセル１８でおり、２８はスルーホール領域、２
５は基準点である。
ーホールセル１８でおり、２８はスルーホール領域、２
５は基準点である。
これらの配線用コンポーネント’１含むセル群を、一定
の幅で定義された格子上に配置すれば、すべての設計基
準に満足するように寸法等を定義しておく。
の幅で定義された格子上に配置すれば、すべての設計基
準に満足するように寸法等を定義しておく。
第１図（５１）、 （ｂ）は、上述したセル群を配置し
た状況を示す、同図（ａ）は基準点を中心に、シンボル
で表わしたものであ〕、同図（ｂ）は実際のパターン図
を示している。第１図（ａ）において、１０はレイアウ
ト上に定義された仮想のグリ、ド面である。
た状況を示す、同図（ａ）は基準点を中心に、シンボル
で表わしたものであ〕、同図（ｂ）は実際のパターン図
を示している。第１図（ａ）において、１０はレイアウ
ト上に定義された仮想のグリ、ド面である。
第１図（”ｌ＊ （ｂ）において、グリッド面１０はレ
イアクト上定義された仮想のもので、同一の′間隔でそ
れぞれ等間隔に配列された縦線と横線とからなっている
。そしてグリッド面ｌＯの格子点に、上述のゲートセル
の第１．第２の基準点１２．１３と、入力端子セル１４
．出力端子セル１５の各基準点が配置され、さらに配線
用コンポーネントとスルーホールセル１８の各基準点が
同様にして配置される。
イアクト上定義された仮想のもので、同一の′間隔でそ
れぞれ等間隔に配列された縦線と横線とからなっている
。そしてグリッド面ｌＯの格子点に、上述のゲートセル
の第１．第２の基準点１２．１３と、入力端子セル１４
．出力端子セル１５の各基準点が配置され、さらに配線
用コンポーネントとスルーホールセル１８の各基準点が
同様にして配置される。
本実施例においてに、この工うな構成により。
レイアウト設計を行えば、第１図（ａ） Ｋ示したグリ
ッド面１０を用意して、その格子点にシンボルを書きこ
むだけでよく、高倍率の正確なレイアウト図面金作成す
る必要がない。
ッド面１０を用意して、その格子点にシンボルを書きこ
むだけでよく、高倍率の正確なレイアウト図面金作成す
る必要がない。
ｉ友、ゲートセルの配置を縦方向２格子点単位で行ない
、第１基準点の方向’を合わせる等の簡単な規則がある
のみでおり、それ以外はすべての格子点にあらゆるセル
領域の基準点を配置可能である。従って、レイアウト設
計中の制限が少なく、容易な手法である。さらに加りる
に、格子点にセルを配置するのみであり、複雑な設計基
準ｔ″考慮する必要がないので、コンビ、−夕による自
動配置、自動配線への適用化も容易である。
、第１基準点の方向’を合わせる等の簡単な規則がある
のみでおり、それ以外はすべての格子点にあらゆるセル
領域の基準点を配置可能である。従って、レイアウト設
計中の制限が少なく、容易な手法である。さらに加りる
に、格子点にセルを配置するのみであり、複雑な設計基
準ｔ″考慮する必要がないので、コンビ、−夕による自
動配置、自動配線への適用化も容易である。
なお、上述の実施例においては、グリ、ド面を構成する
縦線の間隔（すなわちピッチン全横線の間隔と等しいと
したが、本発明にこれに限定されることなく１例えば、
縦線のピッチｔ−１：ｍ（ｍ（１０）、横線のピッチを
１：ｎ（ｎ＜１０）のような、簡単な整数比の関係をも
たせるなど適切に定めることができる。また１間隔の寸
法とゲートセルの寸法とは同様に簡単な整数比の関係を
持たせると都合がよい。
縦線の間隔（すなわちピッチン全横線の間隔と等しいと
したが、本発明にこれに限定されることなく１例えば、
縦線のピッチｔ−１：ｍ（ｍ（１０）、横線のピッチを
１：ｎ（ｎ＜１０）のような、簡単な整数比の関係をも
たせるなど適切に定めることができる。また１間隔の寸
法とゲートセルの寸法とは同様に簡単な整数比の関係を
持たせると都合がよい。
さらに、配線層は２層の場合について説明したが、本発
明は配線層の数によらず適用できることはい５までもな
い。
明は配線層の数によらず適用できることはい５までもな
い。
（発明の効果）
以上、詳細説明したとおり１本発明によれば次の工うな
効果が得られる。
効果が得られる。
■ ＩＬ論理回路１ｃ講成する。ゲートセル、入出力端
子セル配線、配線間スルーホールセルなどのすべてのセ
ルの基準点が格子点にエフ規定されており、セル間のマ
ツチングが完全にとれている。
子セル配線、配線間スルーホールセルなどのすべてのセ
ルの基準点が格子点にエフ規定されており、セル間のマ
ツチングが完全にとれている。
■ これにより、正確な高倍率のレイアウト設計図面の
作成は不要であり、フリーノ１ンドによる／ンポリック
な格子点図を作成するだけでよい。
作成は不要であり、フリーノ１ンドによる／ンポリック
な格子点図を作成するだけでよい。
従がって、設計時間の短縮化、ミスの低減化がはかれる
。
。
■ また格子点単位の自動配置、自動配線プログラムへ
の適用化が容易である。
の適用化が容易である。
第１図（ａ）は本発明の一実施例の構成を示すレイアウ
ト図、第１図（ｂ）はそのパターン図、第２図ないし第
６図はその部分詳細パターン図である。 １０・・・・・・グリッド面、１１・・・・・・ゲート
セル。 １２・・・・・・ゲートセルのｙ＄１基準点、１３・・
・・・・ゲートセルの第２基準点、１４・・・・・・入
力端子セル、１５・・・・・・出力端子セル、１６・・
・・・・第１層配線、１７・・・・・・ｇｚ層配ｔ １
８・・・・・・スルーホールセル、２１・・・・・・イ
ンジェクタ拡散領域、２２・・・・・・ベース拡散領域
、２３・・・・・・コンタクト領域、２４・・・・・・
第１層配線領域、２５・・・・・・基準点、２６・・・
・・・コレクタ拡散領域、２７・・・・・・各層配線領
域、２８・・・・・・スルーホール領域。 第５凶
ト図、第１図（ｂ）はそのパターン図、第２図ないし第
６図はその部分詳細パターン図である。 １０・・・・・・グリッド面、１１・・・・・・ゲート
セル。 １２・・・・・・ゲートセルのｙ＄１基準点、１３・・
・・・・ゲートセルの第２基準点、１４・・・・・・入
力端子セル、１５・・・・・・出力端子セル、１６・・
・・・・第１層配線、１７・・・・・・ｇｚ層配ｔ １
８・・・・・・スルーホールセル、２１・・・・・・イ
ンジェクタ拡散領域、２２・・・・・・ベース拡散領域
、２３・・・・・・コンタクト領域、２４・・・・・・
第１層配線領域、２５・・・・・・基準点、２６・・・
・・・コレクタ拡散領域、２７・・・・・・各層配線領
域、２８・・・・・・スルーホール領域。 第５凶
Claims (3)
- （１）インバータと該インバータのベースに電流を注入
するインジェクタを半導体基板に形成したＩ＾２Ｌ論理
素子を複数個配置してなる半導体集積回路において、前
記Ｉ＾２Ｌ論理素子を構成する複数のセル群及び導電配
線の基準点が１種類のグリッド面上のそれぞれの格子点
に配置されていることを特徴とする半導体集積回路。 - （２）グリッド面を構成する縦線及び横線がそれぞれ等
間隔で配置されてなる特許請求の範囲第（１）項記載の
半導体集積回路。 - （３）導電配線が少くとも２種類の導電配線からなり、
セル群が前記導電配線間を接続する複数のスルーホール
セルを含むことからなる特許請求の範囲第（１）項ある
いは第（２）項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167141A JPH0691156B2 (ja) | 1984-08-09 | 1984-08-09 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167141A JPH0691156B2 (ja) | 1984-08-09 | 1984-08-09 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6144444A true JPS6144444A (ja) | 1986-03-04 |
| JPH0691156B2 JPH0691156B2 (ja) | 1994-11-14 |
Family
ID=15844185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167141A Expired - Lifetime JPH0691156B2 (ja) | 1984-08-09 | 1984-08-09 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691156B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7503026B2 (en) | 2004-12-20 | 2009-03-10 | Panasonic Corporation | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154290A (en) * | 1978-05-25 | 1979-12-05 | Ibm | Planar semiconductor integrated circuit |
| JPS5571060A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Manufacture of i2l semiconductor device |
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1984
- 1984-08-09 JP JP59167141A patent/JPH0691156B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154290A (en) * | 1978-05-25 | 1979-12-05 | Ibm | Planar semiconductor integrated circuit |
| JPS5571060A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Manufacture of i2l semiconductor device |
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7503026B2 (en) | 2004-12-20 | 2009-03-10 | Panasonic Corporation | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691156B2 (ja) | 1994-11-14 |
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