JPH0691156B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0691156B2 JPH0691156B2 JP59167141A JP16714184A JPH0691156B2 JP H0691156 B2 JPH0691156 B2 JP H0691156B2 JP 59167141 A JP59167141 A JP 59167141A JP 16714184 A JP16714184 A JP 16714184A JP H0691156 B2 JPH0691156 B2 JP H0691156B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- reference points
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、多層配線を用い、I2L論理素子により構成さ
れる論理回路を有する半導体集積回路の製造方法に関す
る。
れる論理回路を有する半導体集積回路の製造方法に関す
る。
（従来の技術） 従来から、I2L（インテグレーテッド インジェクショ
ン ロジック,Integrated Injection Logic）論理素子
の設計においては、設計の容易化および特性の均一化を
はかる意味で、ゲートセルの形状や配列に規則性をもた
せている。一方、電源ライン及び各ゲートを接続するた
め配線領域等は、配線領域形成工程の能力から決定され
る基準にそって布線設計がなされている。従がって、ゲ
ートセルの配置ピッチと配線領域のピッチは互いに独立
している。
ン ロジック,Integrated Injection Logic）論理素子
の設計においては、設計の容易化および特性の均一化を
はかる意味で、ゲートセルの形状や配列に規則性をもた
せている。一方、電源ライン及び各ゲートを接続するた
め配線領域等は、配線領域形成工程の能力から決定され
る基準にそって布線設計がなされている。従がって、ゲ
ートセルの配置ピッチと配線領域のピッチは互いに独立
している。
最近、I2L論理回路の規模が増大しており、ゲートセル
のピッチと配線領域のピッチが異なっているために生ず
る、ゲートセルと配線領域との段差あるいはずれを修正
する煩雑さも増大している。さらに、配線領域を２種類
以上用いる多層配線構造も適用されるようになってお
り、レイアウト設計が非常に複雑化し、設計期間も長期
化している。
のピッチと配線領域のピッチが異なっているために生ず
る、ゲートセルと配線領域との段差あるいはずれを修正
する煩雑さも増大している。さらに、配線領域を２種類
以上用いる多層配線構造も適用されるようになってお
り、レイアウト設計が非常に複雑化し、設計期間も長期
化している。
このような複雑化に対応するため、I2L論理素子の自動
配置，自動配線も研究されており、例えば、E.WITTENZE
LLNERによる「Computer-Aided Design of Large-Scale
Integrated I2L Logic Circuits」（IE3Journal of Sol
id-State Circuits,vol SC-12 pp.199-204 Apr.1977）
においては、１層配線による自動配置，配線が報告され
ている。しかしながら、自動配置，配線の出力を人手に
より再度レイアウト図面を作成するため、ゲートセル部
と配線部との不具合については改善されていない。
配置，自動配線も研究されており、例えば、E.WITTENZE
LLNERによる「Computer-Aided Design of Large-Scale
Integrated I2L Logic Circuits」（IE3Journal of Sol
id-State Circuits,vol SC-12 pp.199-204 Apr.1977）
においては、１層配線による自動配置，配線が報告され
ている。しかしながら、自動配置，配線の出力を人手に
より再度レイアウト図面を作成するため、ゲートセル部
と配線部との不具合については改善されていない。
（発明の目的） 本発明の目的は、上述のような従来のI2L論理回路を有
する半導体集積回路におけるレイアウト設計の複雑さを
取り除き、設計の簡易化及びスピードアップをはかるこ
とのできる半導体集積回路の製造方法を提供することに
ある。
する半導体集積回路におけるレイアウト設計の複雑さを
取り除き、設計の簡易化及びスピードアップをはかるこ
とのできる半導体集積回路の製造方法を提供することに
ある。
（発明の構成） 本発明による半導体集積回路の製造方法は、半導体基板
上に１種類のグリッド面を定義し、このグリッド面上の
それぞれの格子点に、インジェクタ領域およびベース領
域でなるゲートセルを規定する第１および第２の基準
点、コレクタ領域を規定する出力端子セルの基準点、入
力端子セルの基準点、導電配線の基準点、多層の導電配
線間を接続するスルーホール領域の基準点を配置し、こ
れら基準点をもとに各領域、各セル、各導電配線および
各スルーホールを形成することを特徴としている。
上に１種類のグリッド面を定義し、このグリッド面上の
それぞれの格子点に、インジェクタ領域およびベース領
域でなるゲートセルを規定する第１および第２の基準
点、コレクタ領域を規定する出力端子セルの基準点、入
力端子セルの基準点、導電配線の基準点、多層の導電配
線間を接続するスルーホール領域の基準点を配置し、こ
れら基準点をもとに各領域、各セル、各導電配線および
各スルーホールを形成することを特徴としている。
（作用） 本発明の製造方法により製造された半導体集積回路は、
上記の構成とすることより、従来不具合の生じていたゲ
ートセルと配線領域との接続において、配置するピッチ
がすべてのセルについて統一化される。従って、ピッチ
が異なることによる接続点での段差，ずれ等が発生する
ことがなくなる。加えて、各セルの座標が規格化されて
いるため、自動配置，自動配線のプログラム等を適用し
た場合、出力結果をレイアウトデータに変換させる際の
処理も簡略化が可能であるという効果も得られる。
上記の構成とすることより、従来不具合の生じていたゲ
ートセルと配線領域との接続において、配置するピッチ
がすべてのセルについて統一化される。従って、ピッチ
が異なることによる接続点での段差，ずれ等が発生する
ことがなくなる。加えて、各セルの座標が規格化されて
いるため、自動配置，自動配線のプログラム等を適用し
た場合、出力結果をレイアウトデータに変換させる際の
処理も簡略化が可能であるという効果も得られる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の一実施例の構成を示すレイアウ
ト図、第１図（ｂ）はそのパターン図、第２図ないし、
第６図はその部分詳細パターン図である。
ト図、第１図（ｂ）はそのパターン図、第２図ないし、
第６図はその部分詳細パターン図である。
本実施例は、インバータとこのインバータのベースに電
流を注入するインジェクタを半導体基板に形成したI2L
論理素子を複数個配置してなる半導体集積回路におい
て、前記I2L論理素子を構成するゲートセル11,入力端子
セル14,出力端子セル15及びスルーホールセル18のセル
群及び第１層配線16と第２層配線17からなる導電配線の
基準点がそれぞれ同じ等間隔で配列された縦線及び横線
からなるグリッド面10上のそれぞれの格子点に配置され
ていることから構成される。
流を注入するインジェクタを半導体基板に形成したI2L
論理素子を複数個配置してなる半導体集積回路におい
て、前記I2L論理素子を構成するゲートセル11,入力端子
セル14,出力端子セル15及びスルーホールセル18のセル
群及び第１層配線16と第２層配線17からなる導電配線の
基準点がそれぞれ同じ等間隔で配列された縦線及び横線
からなるグリッド面10上のそれぞれの格子点に配置され
ていることから構成される。
次に、各図面により詳細に説明する。
第２図は、本実施例に使用されるI2L論理素子のゲート
セル11を示す。第２図において、21はインジェクタ拡散
領域、22はベース拡散領域、23はコンタクト領域、24は
第１層配線領域、12はゲートセルの第１基準点、13はゲ
ートセルの第２基準点である。
セル11を示す。第２図において、21はインジェクタ拡散
領域、22はベース拡散領域、23はコンタクト領域、24は
第１層配線領域、12はゲートセルの第１基準点、13はゲ
ートセルの第２基準点である。
このゲートセル11は、ベース拡散領域22のみ横方向に伸
縮可能であり、第１基準点12と第２基準点13により配置
位置が定義され、ベース拡散領域22の長さは、第１、第
２基準点間距離に比例して定義される。
縮可能であり、第１基準点12と第２基準点13により配置
位置が定義され、ベース拡散領域22の長さは、第１、第
２基準点間距離に比例して定義される。
第３図は、入力端子セル14であり、25は基準点であり、
第２図と同じ番号を付したものは同じ領域であることを
示す。
第２図と同じ番号を付したものは同じ領域であることを
示す。
第４図は、出力端子セル15であり、26はコレクタ拡散領
域であり、第２図，第３図と同じ番号を付したものは同
じ領域であることを示す。
域であり、第２図，第３図と同じ番号を付したものは同
じ領域であることを示す。
第５図は第１層，第２層配線用コンポーネントであり、
27は各層配線領域であり、基準点25に対し一定の幅で定
義されている。
27は各層配線領域であり、基準点25に対し一定の幅で定
義されている。
第６図は、各層配線領域27を接続するためのスルーホー
ルセル18であり、28はスルーホール領域,25は基準点で
ある。
ルセル18であり、28はスルーホール領域,25は基準点で
ある。
これらの配線用コンポーネントを含むセル群を、一定の
幅で定義された格子上に配置すれば、すべての設計基準
に満足するように寸法等を定義しておく。
幅で定義された格子上に配置すれば、すべての設計基準
に満足するように寸法等を定義しておく。
第１図（ａ），（ｂ）は、上述したセル群を配置した状
況を示す。同図（ａ）は基準点を中心に、シンボルで表
わしたものであり、同図（ｂ）は実際のパターン図を示
している。第１図（ａ）において、10はレイアウト上に
定義された仮想のグリッド面である。
況を示す。同図（ａ）は基準点を中心に、シンボルで表
わしたものであり、同図（ｂ）は実際のパターン図を示
している。第１図（ａ）において、10はレイアウト上に
定義された仮想のグリッド面である。
第１図（ａ），（ｂ）において、グリッド面10はレイア
ウト上定義された仮想のもので、同一の間隔でそれぞれ
等間隔に配列された縦線と横線とからなっている。そし
てグリッド面10の格子点に、上述のゲートセルの第1,第
２の基準点12,13と、入力端子セル14,出力端子セル15の
各基準点が配置され、さらに配線用コンポーネントとス
ルーホールセル18の各基準点が同様にして配置される。
ウト上定義された仮想のもので、同一の間隔でそれぞれ
等間隔に配列された縦線と横線とからなっている。そし
てグリッド面10の格子点に、上述のゲートセルの第1,第
２の基準点12,13と、入力端子セル14,出力端子セル15の
各基準点が配置され、さらに配線用コンポーネントとス
ルーホールセル18の各基準点が同様にして配置される。
本実施例においては、このような構成により、レイアウ
ト設計を行えば、第１図（ａ）に示したグリッド面10を
用意して、その格子点にシンボルを書きこむだけでよ
く、高倍率の正確なレイアウト図面を作成する必要がな
い。
ト設計を行えば、第１図（ａ）に示したグリッド面10を
用意して、その格子点にシンボルを書きこむだけでよ
く、高倍率の正確なレイアウト図面を作成する必要がな
い。
また、ゲートセルの配置を縦方向２格子点単位で行な
い、第１基準点の方向を合わせる等の簡単な規則である
のみであり、それ以外はすべての格子点にあらゆるセル
領域の基準点を配置可能である。従って、レイアウト設
計中の制限が少なく、容易な手法である。さらに加うる
に、格子点にセルを配置するのみであり、複雑な設計基
準を考慮する必要がないので、コンピュータによる自動
配置，自動配線への適用化も容易である。
い、第１基準点の方向を合わせる等の簡単な規則である
のみであり、それ以外はすべての格子点にあらゆるセル
領域の基準点を配置可能である。従って、レイアウト設
計中の制限が少なく、容易な手法である。さらに加うる
に、格子点にセルを配置するのみであり、複雑な設計基
準を考慮する必要がないので、コンピュータによる自動
配置，自動配線への適用化も容易である。
なお、上述の実施例においては、グリッド面を構成する
縦線の間隔（すなわちピッチ）を横線の間隔と等しいと
したが、本発明はこれに限定されることなく、例えば、
縦線のピッチを1:m（ｍ＜10），横線のピッチを1:n（ｎ
＜10）のような、簡単な整数比の関係をもたせるなど適
切に定めることができる。また、間隔の寸法とゲートセ
ルの寸法とは同様に簡単な整数比の関係を持たせると都
合がよい。
縦線の間隔（すなわちピッチ）を横線の間隔と等しいと
したが、本発明はこれに限定されることなく、例えば、
縦線のピッチを1:m（ｍ＜10），横線のピッチを1:n（ｎ
＜10）のような、簡単な整数比の関係をもたせるなど適
切に定めることができる。また、間隔の寸法とゲートセ
ルの寸法とは同様に簡単な整数比の関係を持たせると都
合がよい。
さらに、配線層は２層の場合について説明したが、本発
明は配線層の数によらず適用できることはいうまでもな
い。
明は配線層の数によらず適用できることはいうまでもな
い。
（発明の効果） 以上、詳細説明したとおり、本発明によれば次のような
効果が得られる。
効果が得られる。
I2L論理回路を構成する、ゲートセル，入出力端子セ
ル配線，配線間スルーホールセルなどのすべてのセルの
基準点が格子点により規定されており、セル間のマッチ
ングが完全にとれている。
ル配線，配線間スルーホールセルなどのすべてのセルの
基準点が格子点により規定されており、セル間のマッチ
ングが完全にとれている。
これにより、正確な高倍率のレイアウト設計図面の作
成は不要であり、フリーハンドによるシンボリックな格
子点図を作成するだけでよい。従がって、設計時間の短
縮化，ミスの低減化がはかれる。
成は不要であり、フリーハンドによるシンボリックな格
子点図を作成するだけでよい。従がって、設計時間の短
縮化，ミスの低減化がはかれる。
また格子点単位の自動配置，自動配線プログラムへの
適用化が容易である。
適用化が容易である。
第１図（ａ）は本発明の一実施例の構成を示すレイアウ
ト図、第１図（ｂ）はそのパターン図、第２図ないし第
６図はその部分詳細パターン図である。 10……グリッド面、11……ゲートセル、12……ゲートセ
ルの第１基準点、13……ゲートセルの第２基準点、14…
…入力端子セル、15……出力端子セル、16……第１層配
線、17……第２層配線、18……スルーホールセル、21…
…インジェクタ拡散領域、22……ベース拡散領域、23…
…コンタクト領域、24……第１層配線領域、25……基準
点、26……コレクタ拡散領域、27……各層配線領域、28
……スルーホール領域。
ト図、第１図（ｂ）はそのパターン図、第２図ないし第
６図はその部分詳細パターン図である。 10……グリッド面、11……ゲートセル、12……ゲートセ
ルの第１基準点、13……ゲートセルの第２基準点、14…
…入力端子セル、15……出力端子セル、16……第１層配
線、17……第２層配線、18……スルーホールセル、21…
…インジェクタ拡散領域、22……ベース拡散領域、23…
…コンタクト領域、24……第１層配線領域、25……基準
点、26……コレクタ拡散領域、27……各層配線領域、28
……スルーホール領域。
Claims (1)
- 【請求項１】インバータとこのインバータのベースに電
流を注入するインジェクタとを有するI2L論理素子を複
数個配置してなる半導体集積回路の製造方法において、
半導体基板上に１種類のグリッド面を定義し、当該グリ
ッド面上のそれぞれの格子点に、インジェクタ領域およ
びベース領域でなるゲートセルを規定する第１および第
２の基準点、コレクタ領域を規定する出力端子セルの基
準点、入力端子セルの基準点、導電配線の基準点、多層
の導電配線間を接続するスルーホール領域の基準点を配
置し、これら基準点をもとに各領域、各セル、各導電配
線および各スルーホールを形成することを特徴とする半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167141A JPH0691156B2 (ja) | 1984-08-09 | 1984-08-09 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167141A JPH0691156B2 (ja) | 1984-08-09 | 1984-08-09 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6144444A JPS6144444A (ja) | 1986-03-04 |
| JPH0691156B2 true JPH0691156B2 (ja) | 1994-11-14 |
Family
ID=15844185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167141A Expired - Lifetime JPH0691156B2 (ja) | 1984-08-09 | 1984-08-09 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691156B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043049A (ja) | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
| JPS5571060A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Manufacture of i2l semiconductor device |
| JPH0666366B2 (ja) * | 1981-06-24 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1984
- 1984-08-09 JP JP59167141A patent/JPH0691156B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6144444A (ja) | 1986-03-04 |
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