JPS6145440B2 - - Google Patents
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- Publication number
- JPS6145440B2 JPS6145440B2 JP52061790A JP6179077A JPS6145440B2 JP S6145440 B2 JPS6145440 B2 JP S6145440B2 JP 52061790 A JP52061790 A JP 52061790A JP 6179077 A JP6179077 A JP 6179077A JP S6145440 B2 JPS6145440 B2 JP S6145440B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- control terminal
- switch matrix
- communication path
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/64—Distributing or queueing
- H04Q3/68—Grouping or interlacing selector groups or stages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
本発明は、流れる電流により導通状態を自己保
持する半導体スイツチを又点素子に用いた空間分
割形通話路の駆動方式に関するものである。 電話等の交換機における通話路の一形式である
空間分割形通話路の中には、PNPNトランジス
タ，ホトPNPNトランジスタ，トライアツク等の
半導体スイツチを又点素子として用いたものがあ
る。これらの半導体スイツチはそれを流れる電流
により自己保持する特性があるから、これを又点
素子として用いれば、通話電流で通話ルートを保
持できる通話電流保持形の通話路を構成できる。
この通話電流保持形の通話路には又点保持のため
に特別に回路を追加する必要がないから、経済的
な通話路を構成できる利点がある。 しかしこの種の通話電流保持形の通話路におい
ては、加入者線の切断時に、通話電流がなくなる
から通話線スイツチが開放されることになる。こ
のような状態はダイヤルパルス信号を電話機から
送出するとき、又は呼び出し信号あるいは課金信
号をトランクから送出するときのように、加入者
電話機と交換局との間で信号の送受が行われると
き、または加入者線に雑音等で不測の瞬断が生じ
たときに発生する。 電話電流保持形の通話路における通話電流の断
対策として、第１図に示すようにスイツチ制御回
路内にサイクリツクアクセス形のリンク保持メモ
リを持ち、リンク保持メモリの内容を周期的に読
み出し、周期的に通話路を駆動する周期駆動方式
（特願昭50―13366号参照）が用いられる。第１図
において、LHMはサイクリツクアクセス形のリ
ンク保持メモリ、MATはPNPNトランジスタ、
ホトPNPNトランジスタ，トライアツク等の電流
自己保持機能のある又点素子で構成するスイツチ
マトリクスであり、IN０〜IN（ｎ―１）はスイ
ツチマトリクスMATの入端子、OUT０〜OUT
（ｍ―１）はスイツチ・マトリクスMATの出端
子、X0〜Ｘ（ｎ―１）及びＹ０〜Ｙ（ｍ―１）
はMAT内の駆動すべき又点を指定する端子であ
る。またCTRはリンク保持メモリLHMの読み出
しアドレスを指定すると同時に、スイツチ・マト
リクスMATの例えば出端子番号を指定する計数
回路である。リンク保持メモリLHMには入端子
番号が記憶され、DEC０はリンク保持メモリ
LHM内の接続情報を展開するデコーダ、DEC／
はCTRの出力情報を展開するデコーダである。
これの動作を次に説明する。 通話ルートの接続要求が図示していない制御装
置から送出されると、リンク保持メモリLHMの
図示していない書き込み回路は、接続要求のある
出端子に対応するアドレスに入端子番号を書き込
む。一方、計数回路CTRの制御によつてリンク
保持メモリLHM内の全情報が１周期内に１回読
み出され、例えば出端子１の接続情報が読み出さ
れている時刻には計数回路CTR出力は１である
からリンク保持メモリLHMの接続情報と計数回
路CTR出力の情報とによつて駆動すべき通話ル
ートが指定できる。 スイツチ制御回路がこのような構成になつてい
るから、通話電流断となつてスイツチが一旦オフ
しても、次の駆動周期で再び通話路は駆動され通
話電流が流れてスイツチは電流自己保持する。 周期駆動方式はスイツチの電流自己保持機能を
利用して通話路保持回路の金物を必要最小限で構
成でき、又１つの通話路に対する駆動時間を短く
できるから駆動電力を節減できる等通話路駆動回
路の小形化、経済化に極めて有効な方式である。
ところが周期駆動方式には以下に説明する問題が
あり、従来技術では適用できる通話路規模に制限
を生ずる。即ち電話機と交換局との間で送受され
る信号の中で通話電流の断続が生ずる信号は、周
期駆動方式を適用すると最大駆動周期分だけ波形
が歪む。このため駆動周期を十分短く設計し、波
形歪が交換動作に影響を与えないようにする必要
がある。既存交換機においては通話電流の断続が
生ずる信号の中で通話電流の断続周期が最も短い
信号はハウラ信号であり、電流の断続周期は400
Hzである。従つてハウラ信号の波形歪を10％許容
すれば駆動周期は4KHzとなる。 一方、PNPNトランジスタ、ホトPNPNトラン
ジスタ、トライアツク等の半導体スイツチは駆動
パルス巾と駆動可能な最小ゲート電流との間に第
２図に示すような関係がある。この第２図は既存
PNPNトランジスタの駆動特性の一例を示すもの
で、縦軸はスイツチの駆動パルスＴwをnsec単位
で表わし、横軸は駆動可能な最小ゲート電流Ｉg
をmA単位で表わしている。第２図において曲線
ａから上の領域でスイツチは駆動可能であるが、
下の領域では駆動できない。 一方、第１図において、デコーダDEC０，
DEC１，リンク保持メモリLHM、計数回路CTR
は、各々論理回路で構成するから、スイツチの駆
動を論理信号で行うことができれば、デコーダ
DEC０，DEC１および計数回路CTRの出力をそ
のままスイツチの選択駆動線に接続することでス
イツチの駆動が可能となり、電磁スイツチに必要
なスイツチドライバ等のレベル変換回路が不要で
極めて経済的である。例えばTTL論理素子の最
大供給電流は15mA程度であるから、ゲート電流
を15mA以下に設計できれば論理信号でスイツチ
の駆動が可能となる。ところが第２図よりゲート
電流Ｉgが15mAのとき、駆動パルス巾Ｔwは
250nsec程度であるから、１つのスイツチ制御回
路で駆動できるマトリクスの出線数は250μsec／
0.25μsecすなわち1.000端子程度に制限される。
ここで、250μsecは上記した駆動周期4KHzの１
サイクルに相当する。一方既存交換機例えばD10
形電子交換機の出線数は最大12.000端子であるか
ら、周期駆動方式を適用すると交換機の規模に対
する制限が大きく、適用できる交換機種が限定さ
れる欠点があつた。 本発明は、上記した周期駆動方式の欠点を除去
し、制御単位を適当に分割することによつて規模
の大きな通話路への適用を可能とすることを目的
とするものである。以下実施例について詳細に説
明する。 第３図は本発明の一実施例を示すもので、
LLN１〜LLN３は各々１つのスイツチマトリク
スのブロツクを示す。LHM1はスイツチマトリク
スLLN１，TLN１，LHN２はスイツチマトリク
スLLN２，TLN２，LHM3はスイツチマトリクス
LLN３，TLN３のそれぞれの駆動を行うサイク
リツクアクセス形のリンク保持メモリ、CTRは
計数回路である。OUT１０〜OUT３２はスイツ
チマトリクスLLN１〜LLN３の出端子、IN１０
〜IN３２はスイツチ・マトリクスTLN１〜TLN
３の入端子、Ｘ１０〜Ｘ３２，Ｙ１０〜Ｙ３２は
各スイツチ・マトリクス内の駆動すべき叉点を指
定する端子を表わす。計数回路CTRはリンク保
持メモリLHM１〜LHM３の読み出しアドレスを
指定するとともにスイツチマトリクスLLN１〜
LLN３の出端子番号およびスイツチマトリクス
TLN１〜TLN３の入端子番号を指定する。第３
図の構成においては、計数回路CTRの各出力値
とそれによつて駆動される制御端子Ｘ１０〜Ｘ３
０及びＹ１０〜Ｙ３２とを第１表のように対応づ
けている。
持する半導体スイツチを又点素子に用いた空間分
割形通話路の駆動方式に関するものである。 電話等の交換機における通話路の一形式である
空間分割形通話路の中には、PNPNトランジス
タ，ホトPNPNトランジスタ，トライアツク等の
半導体スイツチを又点素子として用いたものがあ
る。これらの半導体スイツチはそれを流れる電流
により自己保持する特性があるから、これを又点
素子として用いれば、通話電流で通話ルートを保
持できる通話電流保持形の通話路を構成できる。
この通話電流保持形の通話路には又点保持のため
に特別に回路を追加する必要がないから、経済的
な通話路を構成できる利点がある。 しかしこの種の通話電流保持形の通話路におい
ては、加入者線の切断時に、通話電流がなくなる
から通話線スイツチが開放されることになる。こ
のような状態はダイヤルパルス信号を電話機から
送出するとき、又は呼び出し信号あるいは課金信
号をトランクから送出するときのように、加入者
電話機と交換局との間で信号の送受が行われると
き、または加入者線に雑音等で不測の瞬断が生じ
たときに発生する。 電話電流保持形の通話路における通話電流の断
対策として、第１図に示すようにスイツチ制御回
路内にサイクリツクアクセス形のリンク保持メモ
リを持ち、リンク保持メモリの内容を周期的に読
み出し、周期的に通話路を駆動する周期駆動方式
（特願昭50―13366号参照）が用いられる。第１図
において、LHMはサイクリツクアクセス形のリ
ンク保持メモリ、MATはPNPNトランジスタ、
ホトPNPNトランジスタ，トライアツク等の電流
自己保持機能のある又点素子で構成するスイツチ
マトリクスであり、IN０〜IN（ｎ―１）はスイ
ツチマトリクスMATの入端子、OUT０〜OUT
（ｍ―１）はスイツチ・マトリクスMATの出端
子、X0〜Ｘ（ｎ―１）及びＹ０〜Ｙ（ｍ―１）
はMAT内の駆動すべき又点を指定する端子であ
る。またCTRはリンク保持メモリLHMの読み出
しアドレスを指定すると同時に、スイツチ・マト
リクスMATの例えば出端子番号を指定する計数
回路である。リンク保持メモリLHMには入端子
番号が記憶され、DEC０はリンク保持メモリ
LHM内の接続情報を展開するデコーダ、DEC／
はCTRの出力情報を展開するデコーダである。
これの動作を次に説明する。 通話ルートの接続要求が図示していない制御装
置から送出されると、リンク保持メモリLHMの
図示していない書き込み回路は、接続要求のある
出端子に対応するアドレスに入端子番号を書き込
む。一方、計数回路CTRの制御によつてリンク
保持メモリLHM内の全情報が１周期内に１回読
み出され、例えば出端子１の接続情報が読み出さ
れている時刻には計数回路CTR出力は１である
からリンク保持メモリLHMの接続情報と計数回
路CTR出力の情報とによつて駆動すべき通話ル
ートが指定できる。 スイツチ制御回路がこのような構成になつてい
るから、通話電流断となつてスイツチが一旦オフ
しても、次の駆動周期で再び通話路は駆動され通
話電流が流れてスイツチは電流自己保持する。 周期駆動方式はスイツチの電流自己保持機能を
利用して通話路保持回路の金物を必要最小限で構
成でき、又１つの通話路に対する駆動時間を短く
できるから駆動電力を節減できる等通話路駆動回
路の小形化、経済化に極めて有効な方式である。
ところが周期駆動方式には以下に説明する問題が
あり、従来技術では適用できる通話路規模に制限
を生ずる。即ち電話機と交換局との間で送受され
る信号の中で通話電流の断続が生ずる信号は、周
期駆動方式を適用すると最大駆動周期分だけ波形
が歪む。このため駆動周期を十分短く設計し、波
形歪が交換動作に影響を与えないようにする必要
がある。既存交換機においては通話電流の断続が
生ずる信号の中で通話電流の断続周期が最も短い
信号はハウラ信号であり、電流の断続周期は400
Hzである。従つてハウラ信号の波形歪を10％許容
すれば駆動周期は4KHzとなる。 一方、PNPNトランジスタ、ホトPNPNトラン
ジスタ、トライアツク等の半導体スイツチは駆動
パルス巾と駆動可能な最小ゲート電流との間に第
２図に示すような関係がある。この第２図は既存
PNPNトランジスタの駆動特性の一例を示すもの
で、縦軸はスイツチの駆動パルスＴwをnsec単位
で表わし、横軸は駆動可能な最小ゲート電流Ｉg
をmA単位で表わしている。第２図において曲線
ａから上の領域でスイツチは駆動可能であるが、
下の領域では駆動できない。 一方、第１図において、デコーダDEC０，
DEC１，リンク保持メモリLHM、計数回路CTR
は、各々論理回路で構成するから、スイツチの駆
動を論理信号で行うことができれば、デコーダ
DEC０，DEC１および計数回路CTRの出力をそ
のままスイツチの選択駆動線に接続することでス
イツチの駆動が可能となり、電磁スイツチに必要
なスイツチドライバ等のレベル変換回路が不要で
極めて経済的である。例えばTTL論理素子の最
大供給電流は15mA程度であるから、ゲート電流
を15mA以下に設計できれば論理信号でスイツチ
の駆動が可能となる。ところが第２図よりゲート
電流Ｉgが15mAのとき、駆動パルス巾Ｔwは
250nsec程度であるから、１つのスイツチ制御回
路で駆動できるマトリクスの出線数は250μsec／
0.25μsecすなわち1.000端子程度に制限される。
ここで、250μsecは上記した駆動周期4KHzの１
サイクルに相当する。一方既存交換機例えばD10
形電子交換機の出線数は最大12.000端子であるか
ら、周期駆動方式を適用すると交換機の規模に対
する制限が大きく、適用できる交換機種が限定さ
れる欠点があつた。 本発明は、上記した周期駆動方式の欠点を除去
し、制御単位を適当に分割することによつて規模
の大きな通話路への適用を可能とすることを目的
とするものである。以下実施例について詳細に説
明する。 第３図は本発明の一実施例を示すもので、
LLN１〜LLN３は各々１つのスイツチマトリク
スのブロツクを示す。LHM1はスイツチマトリク
スLLN１，TLN１，LHN２はスイツチマトリク
スLLN２，TLN２，LHM3はスイツチマトリクス
LLN３，TLN３のそれぞれの駆動を行うサイク
リツクアクセス形のリンク保持メモリ、CTRは
計数回路である。OUT１０〜OUT３２はスイツ
チマトリクスLLN１〜LLN３の出端子、IN１０
〜IN３２はスイツチ・マトリクスTLN１〜TLN
３の入端子、Ｘ１０〜Ｘ３２，Ｙ１０〜Ｙ３２は
各スイツチ・マトリクス内の駆動すべき叉点を指
定する端子を表わす。計数回路CTRはリンク保
持メモリLHM１〜LHM３の読み出しアドレスを
指定するとともにスイツチマトリクスLLN１〜
LLN３の出端子番号およびスイツチマトリクス
TLN１〜TLN３の入端子番号を指定する。第３
図の構成においては、計数回路CTRの各出力値
とそれによつて駆動される制御端子Ｘ１０〜Ｘ３
０及びＹ１０〜Ｙ３２とを第１表のように対応づ
けている。
【表】
このときリンクの駆動タイミングは第４図のよ
うになり、駆動タイミングで駆動される通話ルー
トは、各々のスイツチ・マトリクスにつきただ１
つ（CTRの出力とLHMの出力とによつて指定さ
れたもの）であり、かつスイツチ・マトリクス
LLN１〜LLN３とTLN１〜TLN３とを結ぶある
特定のリンクに接続されているスイツチは必ず同
一タイミングで駆動される。前者の条件はXY選
択方式においてスイツチマトリクス内のただ１つ
の叉点を閉成するために必須の条件であり、後者
は接続要求のある駆動ルート上のスイツチは全ス
イツチに対し同一時刻に駆動しなければ通話電流
ループができないという理由から必要な条件であ
る。この２条件が周期駆動方式の必要十分条件と
なる。 第５図は本発明の他の実施例であつて、第３図
と同一符号のものは同一のものを表わす。また第
３図の制御端子Ｘ１０〜Ｙ３２は省略してある
が、結線方法は第３図と同一である。第３図と第
５図との相違は第３図においてはリンク保持メモ
リLHMがスイツチマトリクスに対応して設けら
れ複数であつたが、第５図ではリンク保持メモリ
LHMを１つに統一した点にある。このとき、リ
ンク保持メモリLHMにはアドレス０の位置に
OUT１０，IN１０，OUT２１，IN２１，OUT
３２，IN３２の各々の端子に接続するスイツチ
マトリクスLLN１〜LLN３，TLN１〜TLN３の
通話ルートの制御端子の情報をデータとして書き
込む。これは、第４図に示したように前記制御端
子は同一時刻に駆動することに着目し、リンク保
持メモリLHMを小形経済化する方式である。 以上説明したように、本発明によれば複数のス
イツチマトリクスを用いて多段構成の通話路を構
成した場合の通話路制御動作を支障なく行うこと
ができるから、周期駆動方式の通話路規模に対す
る制限を除去できる。またリンク保持メモリ、計
数回路等の金物は本発明を適用することによつて
特に増加することはなく、経済的な駆動回路を構
成できる。
うになり、駆動タイミングで駆動される通話ルー
トは、各々のスイツチ・マトリクスにつきただ１
つ（CTRの出力とLHMの出力とによつて指定さ
れたもの）であり、かつスイツチ・マトリクス
LLN１〜LLN３とTLN１〜TLN３とを結ぶある
特定のリンクに接続されているスイツチは必ず同
一タイミングで駆動される。前者の条件はXY選
択方式においてスイツチマトリクス内のただ１つ
の叉点を閉成するために必須の条件であり、後者
は接続要求のある駆動ルート上のスイツチは全ス
イツチに対し同一時刻に駆動しなければ通話電流
ループができないという理由から必要な条件であ
る。この２条件が周期駆動方式の必要十分条件と
なる。 第５図は本発明の他の実施例であつて、第３図
と同一符号のものは同一のものを表わす。また第
３図の制御端子Ｘ１０〜Ｙ３２は省略してある
が、結線方法は第３図と同一である。第３図と第
５図との相違は第３図においてはリンク保持メモ
リLHMがスイツチマトリクスに対応して設けら
れ複数であつたが、第５図ではリンク保持メモリ
LHMを１つに統一した点にある。このとき、リ
ンク保持メモリLHMにはアドレス０の位置に
OUT１０，IN１０，OUT２１，IN２１，OUT
３２，IN３２の各々の端子に接続するスイツチ
マトリクスLLN１〜LLN３，TLN１〜TLN３の
通話ルートの制御端子の情報をデータとして書き
込む。これは、第４図に示したように前記制御端
子は同一時刻に駆動することに着目し、リンク保
持メモリLHMを小形経済化する方式である。 以上説明したように、本発明によれば複数のス
イツチマトリクスを用いて多段構成の通話路を構
成した場合の通話路制御動作を支障なく行うこと
ができるから、周期駆動方式の通話路規模に対す
る制限を除去できる。またリンク保持メモリ、計
数回路等の金物は本発明を適用することによつて
特に増加することはなく、経済的な駆動回路を構
成できる。
第１図は周期駆動方式の原理の説明用ブロツク
線図、第２図は既存PNPNトランジスタの駆動特
性説明図、第３図、第５図は本発明の実施例のブ
ロツク線図、第４図は本発明による駆動タイミン
グの一例のタイムチヤートである。 MAT，LLN１，LLN２，LLN３，TLN１，
TLN２，TLN３，LLNo，TLNnはスイツチマト
リクス、IN０〜IN（ｎ―１）、IN１０〜IN３２は
マトリツクスの入端子、OUT０〜OUT（ｍ―
１）、OUT１０〜OUT３２はマトリクスの出端
子、Ｘ，Ｙはスイツチマトリクスの制御端子、
LHM，LHM１，LHM２，LHM３はサイクリツ
クアクセス形のリンク保持メモリ、DECはデコ
ーダ、CTRは計数回路である。
線図、第２図は既存PNPNトランジスタの駆動特
性説明図、第３図、第５図は本発明の実施例のブ
ロツク線図、第４図は本発明による駆動タイミン
グの一例のタイムチヤートである。 MAT，LLN１，LLN２，LLN３，TLN１，
TLN２，TLN３，LLNo，TLNnはスイツチマト
リクス、IN０〜IN（ｎ―１）、IN１０〜IN３２は
マトリツクスの入端子、OUT０〜OUT（ｍ―
１）、OUT１０〜OUT３２はマトリクスの出端
子、Ｘ，Ｙはスイツチマトリクスの制御端子、
LHM，LHM１，LHM２，LHM３はサイクリツ
クアクセス形のリンク保持メモリ、DECはデコ
ーダ、CTRは計数回路である。
Claims (1)
- 【特許請求の範囲】 １ 通話路スイツチを周期的に駆動することによ
つて通話路の保持を行うように構成した通話電流
保持形の空間分割形通話路の通話路駆動方式にお
いて、 (イ) 入端子を駆動するＸ制御端子と出端子を駆動
するＹ制御端子とを有するスイツチ・マトリク
スを複数個用いて成る通話路段を複数段設け、
前段の各スイツチ・マトリクスの出端子と後段
の各スイツチ・マトリクスの入端子との間を通
話リンクで結線することによつて構成した多段
通話路と、 (ロ) 計数値をサイクリツクに出力する計数回路
と、 (ハ) 該計数回路の出力を出力値別に分解する第１
のデコーダと、 (ニ) 前記計数回路によつてサイクリツクにアクセ
スされるサイクリツク・アクセス形メモリと、 (ホ) 該サイクリツク・アクセス形メモリの各出力
を出力値別に分解する複数の第２のデコーダを
備え、 (ヘ) 前記第１のデコーダの出力は、前記計数回路
の計数値が１周する間に前段の各スイツチ・マ
トリクスのＹ制御端子及び後段の各スイツチ・
マトリクスのＸ制御端子が１回ずつ、かつ同時
には同一マトリツクス内の制御端子が２つ以上
駆動されないように、前段各スイツチ・マトリ
クスのＹ制御端子と後段各スイツチ・マトリク
スのＸ制御端子とに対応づけて複式接続し、 (ト) 前記サイクリツク・アクセス形メモリは、通
話路接続要求の都度、該接続要求に対して決定
された通話ルートに対応する情報として、前段
のスイツチ・マトリクスのＸ制御端子と後段の
スイツチ・マトリクスのＹ制御端子の情報を前
記計数回路の出力に対応するアドレス位置に保
持し、 (チ) 前記複数の第２のデコーダの出力は、それぞ
れ対応する前段のスイツチ・マトリクスのＸ制
御端子または後段のスイツチ・マトリクスのＹ
制御端子に接続され、 (リ) 前記第１のデコーダの出力と前記第２のデコ
ーダの出力とによつて接続中の通話ルートを選
択して駆動する ことを特徴とする通話路駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179077A JPS53147418A (en) | 1977-05-27 | 1977-05-27 | Driving system of communication line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179077A JPS53147418A (en) | 1977-05-27 | 1977-05-27 | Driving system of communication line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53147418A JPS53147418A (en) | 1978-12-22 |
| JPS6145440B2 true JPS6145440B2 (ja) | 1986-10-08 |
Family
ID=13181237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6179077A Granted JPS53147418A (en) | 1977-05-27 | 1977-05-27 | Driving system of communication line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53147418A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51126704A (en) * | 1975-04-25 | 1976-11-05 | Nippon Telegr & Teleph Corp <Ntt> | Pnpn channel drive system |
-
1977
- 1977-05-27 JP JP6179077A patent/JPS53147418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53147418A (en) | 1978-12-22 |
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