JPS5853838B2 - 時分割通話路装置 - Google Patents
時分割通話路装置Info
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- JPS5853838B2 JPS5853838B2 JP53095051A JP9505178A JPS5853838B2 JP S5853838 B2 JPS5853838 B2 JP S5853838B2 JP 53095051 A JP53095051 A JP 53095051A JP 9505178 A JP9505178 A JP 9505178A JP S5853838 B2 JPS5853838 B2 JP S5853838B2
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- memory section
- memory
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Devices For Supply Of Signal Current (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は時分割通話路装置、さらに詳しく言えば電子交
換機の高機能化された時分割通話路装置に関する。
換機の高機能化された時分割通話路装置に関する。
従来の時分割通話路構成の一例を第１図に示す。
図はいわゆるＴ−８−Ｔ構成を示すもので、入力段のタ
イムスイッチＴｌｌ〜Ｔ１ｎの入線１からのディジタル
情報は、入線クロックと同期して書込み装置２により通
話路メモリ３に書込まれる。
イムスイッチＴｌｌ〜Ｔ１ｎの入線１からのディジタル
情報は、入線クロックと同期して書込み装置２により通
話路メモリ３に書込まれる。
力制御メモリ４の内容も上記クロックに同期して一定周
期毎に読出さ札デコーダ５によりその内容が解読され、
通話路メモリ３の指定された番地の内容がハイウェイ６
に送り出される。
期毎に読出さ札デコーダ５によりその内容が解読され、
通話路メモリ３の指定された番地の内容がハイウェイ６
に送り出される。
ハイウェイ６の情報は空間スイッチＳにおいて制御メモ
リ７により制御されているスイッチ１０を通り、一定周
期毎に指定されたハイウェイ８に伝送される。
リ７により制御されているスイッチ１０を通り、一定周
期毎に指定されたハイウェイ８に伝送される。
ここにスイッチ１０は入ハイウェイ６と出ハイウェイ８
との各交点に設けられたゲートを制御メモリ７により制
御するよう構成されている。
との各交点に設けられたゲートを制御メモリ７により制
御するよう構成されている。
ハイウェイ８の情報は、出力段のタイムスイッチＴ２１
〜Ｔ２ｎにおいて先程と同様の手順により書込み装置２
、通話路メモリ３、デコーダ５を通って出線９の指定さ
れたチャネルに出線クロックに同期して送り出される。
〜Ｔ２ｎにおいて先程と同様の手順により書込み装置２
、通話路メモリ３、デコーダ５を通って出線９の指定さ
れたチャネルに出線クロックに同期して送り出される。
上記制御メモリ４および７へ書込む制御情報Ｃは通話路
制御装置ＳＰＣより送出される。
制御装置ＳＰＣより送出される。
この様な構成になっているので、制御メモリ４および７
へ書込む制御情報の管理が複雑であり、その為に専用の
通話路制御装置が必要である。
へ書込む制御情報の管理が複雑であり、その為に専用の
通話路制御装置が必要である。
また、専用のハードウェアで構成された通話路であるた
め構成の変更に対して配線変え等を必要とし、融通的な
構成の実現が難しく、あるいは通話路装置は接続すると
いう単純な機能しか実現できないためサービス提供に必
要なトランク類を別途設ける必要がある等の欠点がある
。
め構成の変更に対して配線変え等を必要とし、融通的な
構成の実現が難しく、あるいは通話路装置は接続すると
いう単純な機能しか実現できないためサービス提供に必
要なトランク類を別途設ける必要がある等の欠点がある
。
本発明は汎用のマイクロプロセッサ・メモリの積み上げ
によって時分割通話路を実現することを特徴とし、その
目的は、小規模から大規模までの拡張を容易に実現し、
また各種サービスに必要な機能を通話路で実現すること
である。
によって時分割通話路を実現することを特徴とし、その
目的は、小規模から大規模までの拡張を容易に実現し、
また各種サービスに必要な機能を通話路で実現すること
である。
次に本発明を図面について説明する。
第２図は本発明による時分割通話路装置を構成するのに
使用するチャネル変換装置の構成例を示す。
使用するチャネル変換装置の構成例を示す。
第２図のチャネル変換装置の動作は次の様である。
入線１２（第１図の１に対応）からの入力情報は入力バ
ッファメモリ２１に入る。
ッファメモリ２１に入る。
メモリ２２には通話路メモリ部ＳＭ（第１図の３）、制
御メモリ部ＣＭ（第１図の４）、プログラムメモリ部Ｐ
Ｍ、その他が設けら札それぞれ通話情報、制御情報、プ
ログラムその他が格納されている。
御メモリ部ＣＭ（第１図の４）、プログラムメモリ部Ｐ
Ｍ、その他が設けら札それぞれ通話情報、制御情報、プ
ログラムその他が格納されている。
処理部２３はメモリ２２内のプログラムに従い入力バッ
ファレジスタ２１の内容をメモリ２２の通話路メモリ部
ＳＭに読取り、またこの内容を出力バッファレジスタ２
４より出線１２′に送り出すことにより、第１図に示し
た書込み装置２、通話路メモリ３、制御メモリ４、デコ
ーダ５で構成されるタイムスイッチのチャネル変換の動
作を実現している。
ファレジスタ２１の内容をメモリ２２の通話路メモリ部
ＳＭに読取り、またこの内容を出力バッファレジスタ２
４より出線１２′に送り出すことにより、第１図に示し
た書込み装置２、通話路メモリ３、制御メモリ４、デコ
ーダ５で構成されるタイムスイッチのチャネル変換の動
作を実現している。
なお、ＣＢは上記装置を接続するための共通バスであり
、クロック２５は入線のクロックに同期するための割込
み線である。
、クロック２５は入線のクロックに同期するための割込
み線である。
また、入力バッファレジスタ、出力バッファレジスタの
少くとも一方は複数個設けるものとし、入線１２、出線
１２′は少くともその一方は複数個設けるものとする。
少くとも一方は複数個設けるものとし、入線１２、出線
１２′は少くともその一方は複数個設けるものとする。
第２図のチャネル変換装置の動作例を第３図のタイムチ
ャートにより説明する。
ャートにより説明する。
第３図ではＰＣＭ２４チヤネル方式を例に、入力線のＡ
、Ｂ、・・・。
、Ｂ、・・・。
Ｘ情報が出力線でＣ，Ｄ、・・・、Ｂとチャネル変換さ
れる場合の例を示しである。
れる場合の例を示しである。
第３図ａは上記ＰＣＭ２４チヤネル方式のフレームにお
けるタイムスロットｔｌ 、 ｔ２〜ｔ２４と該チャネ
ル変換装置の位相の異なる２つのクロックＴ１． Ｔ２
との時間的の関係を示すチャートであり、同すは入力バ
ッファレジスタＢＭＩへの入力情報がチャネル変換され
て出力バッファレジスタＢＭＯへ達する状態を示すもの
であり、同Ｃは入線の各タイムスロットの情報Ａ、Ｂ・
・・Ｘが出線にＣ，Ｄ・・・Ｘ、Ａ、Ｂと変換される状
態を示すものである。
けるタイムスロットｔｌ 、 ｔ２〜ｔ２４と該チャネ
ル変換装置の位相の異なる２つのクロックＴ１． Ｔ２
との時間的の関係を示すチャートであり、同すは入力バ
ッファレジスタＢＭＩへの入力情報がチャネル変換され
て出力バッファレジスタＢＭＯへ達する状態を示すもの
であり、同Ｃは入線の各タイムスロットの情報Ａ、Ｂ・
・・Ｘが出線にＣ，Ｄ・・・Ｘ、Ａ、Ｂと変換される状
態を示すものである。
タイムスロットｔｌでクロックＴ１の存在するタイミン
グでは、入力バッファレジスタＢＭＩの内容Ａをメモリ
の通話路メモリ部ＳＭの１番地に格納する。
グでは、入力バッファレジスタＢＭＩの内容Ａをメモリ
の通話路メモリ部ＳＭの１番地に格納する。
タイムスロットｔ１でクロックＴ２の存在するタイミン
グでは制御メモリ部ＣＭの１番地の内容３の指す通話路
メモリ部ＳＭのアドレスの内容Ｃを出力バッファレジス
タＢＭＯへ送出する。
グでは制御メモリ部ＣＭの１番地の内容３の指す通話路
メモリ部ＳＭのアドレスの内容Ｃを出力バッファレジス
タＢＭＯへ送出する。
タイムスロットｔ２でクロックＴ１の存在するタイミン
グでは入力バッファレジスタＢＭＩの内容Ｂをメモリの
通話路メモリ部ＳＭの２番地に格納する。
グでは入力バッファレジスタＢＭＩの内容Ｂをメモリの
通話路メモリ部ＳＭの２番地に格納する。
タイムスロットｔ２でクロックＴ２の存在するタイミン
グでは制御メモリ部ＣＭの２番地の内容４の指す通話路
メモリ部ＳＭのアドレスの内容りを出力バッファレジス
タＢＭＯへ送出する。
グでは制御メモリ部ＣＭの２番地の内容４の指す通話路
メモリ部ＳＭのアドレスの内容りを出力バッファレジス
タＢＭＯへ送出する。
以下同様な動作を行ない最後のタイムスロットｔ２４で
クロックＴ１の存在するタイミングでは入力バッファレ
ジスタＢＭＩの内容Ｘを通話路メモリ部ＳＭの２４番地
に格納する。
クロックＴ１の存在するタイミングでは入力バッファレ
ジスタＢＭＩの内容Ｘを通話路メモリ部ＳＭの２４番地
に格納する。
そして、同タイムスロット１２４でクロックＴ２の存在
するタイミングでは制御メモリ部ＣＭの２４番地の内容
２の指す通話路メモリ部ＳＭのアドレスの内容Ｂを出力
バッファレジスタＢＭＯへ送出する。
するタイミングでは制御メモリ部ＣＭの２４番地の内容
２の指す通話路メモリ部ＳＭのアドレスの内容Ｂを出力
バッファレジスタＢＭＯへ送出する。
なお、入力バッファレジスタ（第２図の２１）、出力バ
ッファレジスタ（第２図の２２）が複数個ある場合、任
意の入力バッファレジスタの入力情報を任意の出力バッ
ファレジスタに出力させることは容易に可能である。
ッファレジスタ（第２図の２２）が複数個ある場合、任
意の入力バッファレジスタの入力情報を任意の出力バッ
ファレジスタに出力させることは容易に可能である。
第１０図は、第２図のチャネル変換装置が２本の入線と
２本の出線を以て動作する場合のタイムチャートである
。
２本の出線を以て動作する場合のタイムチャートである
。
第１０図では２本のＰＣＭ２４チヤネル方式の入線のそ
れぞれのＡ、Ｂ、Ｃ・・・ＸおよびＡ／ 、 Ｂ／ 、
Ｃ／・・・Ｘ′の情報が２本の出線のそれぞれにＢ’
、Ａ・・・およびＸ′・・・Ｂとチャネル変換される場
合の例を示しである。
れぞれのＡ、Ｂ、Ｃ・・・ＸおよびＡ／ 、 Ｂ／ 、
Ｃ／・・・Ｘ′の情報が２本の出線のそれぞれにＢ’
、Ａ・・・およびＸ′・・・Ｂとチャネル変換される場
合の例を示しである。
第１０図ａは上記ＰＣＭ２４チヤネル方式の１個のフレ
ームにおけるタイムスロットの２倍のタイムスロットｔ
１〜ｔ４８と該チャネル変換装置の位相の異なる２つの
クロックＴ１．Ｔ２との時間的関係を示すもの、同図す
は２本の入線に対応する２個の入力バッファレジスタＢ
Ｍ■ とＢＭ■２への入力情報がチャネル変換されて２
個の出線に対応する出力バッファレジスタＢＭＯ１とＢ
Ｍｏ２との伺れかへ達する状態を示したものであり、同
図Ｃは、各入線の各タイムスロットの情報Ａ、Ｂ・・・
Ｘ 、 Ａ’ 、 Ｂ’・・・Ｘ′が各出線にＢ’、Ａ
・・・およびＸ′・・・Ｂと変換される状態を示すもの
である。
ームにおけるタイムスロットの２倍のタイムスロットｔ
１〜ｔ４８と該チャネル変換装置の位相の異なる２つの
クロックＴ１．Ｔ２との時間的関係を示すもの、同図す
は２本の入線に対応する２個の入力バッファレジスタＢ
Ｍ■ とＢＭ■２への入力情報がチャネル変換されて２
個の出線に対応する出力バッファレジスタＢＭＯ１とＢ
Ｍｏ２との伺れかへ達する状態を示したものであり、同
図Ｃは、各入線の各タイムスロットの情報Ａ、Ｂ・・・
Ｘ 、 Ａ’ 、 Ｂ’・・・Ｘ′が各出線にＢ’、Ａ
・・・およびＸ′・・・Ｂと変換される状態を示すもの
である。
上記において、第１０図ａに示すタイムスロットｔ１．
ｔ２・・・ｔ４８の長さは、その２個で入線および出線
のＰＣＭ２４チヤネル方式の１つのチャネルに与えられ
たタイムスロットの長さに相当する。
ｔ２・・・ｔ４８の長さは、その２個で入線および出線
のＰＣＭ２４チヤネル方式の１つのチャネルに与えられ
たタイムスロットの長さに相当する。
制御メモＩＪｃＭには、情報を読み出すための、通話路
メモリ部ＳＭのアドレスの外に情報を書き込ムべき出力
バッファレジスタを指示する情報（１あるいは２）が書
き込ま札その情報に従って何れかの出力バッファレジス
タ（ＢＭＯｌあるいは８ＭＯ２）に情報を書き込む。
メモリ部ＳＭのアドレスの外に情報を書き込ムべき出力
バッファレジスタを指示する情報（１あるいは２）が書
き込ま札その情報に従って何れかの出力バッファレジス
タ（ＢＭＯｌあるいは８ＭＯ２）に情報を書き込む。
その他のチャネル変換動作は第３図の場合に類似し、容
易に理解し得ると考えられるので詳細な説明は省略する
。
易に理解し得ると考えられるので詳細な説明は省略する
。
また、メモリ２２に、後述するように、トランクメモリ
部、データメモリ部を設け、チャネル変換の他に、変換
に必要な他の機能を行なわせることが可能である。
部、データメモリ部を設け、チャネル変換の他に、変換
に必要な他の機能を行なわせることが可能である。
本発明は、上記第２図に示すチャネル変換装置にトラン
クメモリ部、データメモリ部等を設はチャネル変換の他
、交換に必要な他の機能を行なうようにしたチャネル変
換装置および第２図に示すチャネル変換のみを行なうチ
ャネル変換装置を用いて構成した時分割通話路装置を対
象とするものである。
クメモリ部、データメモリ部等を設はチャネル変換の他
、交換に必要な他の機能を行なうようにしたチャネル変
換装置および第２図に示すチャネル変換のみを行なうチ
ャネル変換装置を用いて構成した時分割通話路装置を対
象とするものである。
第４図は本発明による時分割通話路の構成の一例を示す
。
。
図においてＳ１１ ｐ ８２１ ｐ Ｓ１□、Ｓ２２は
それぞれ第２図に示すようなチャネル変換装置であって
、初段のチャネル変換装置Ｓ１□、Ｓ２、の２つの出線
はそれぞれ終段のチャネル変換装置Ｓ１□。
それぞれ第２図に示すようなチャネル変換装置であって
、初段のチャネル変換装置Ｓ１□、Ｓ２、の２つの出線
はそれぞれ終段のチャネル変換装置Ｓ１□。
Ｓ２□の入線に接続され、リンク接続の形式である。
第２図のチャネル変換装置を第４図の様に接続すること
により、すなわち入線群１からの情報は中間接続線１１
を通って、出線群９の内任意の空チャネルに転送される
。
により、すなわち入線群１からの情報は中間接続線１１
を通って、出線群９の内任意の空チャネルに転送される
。
チャネル変換装置Ｓｌｌはメモリ内の制御情報の内容に
従い入線Ｉ Ｌｌの情報を中間接続線Ｌｌｌ ９ Ｌｌ
□のどちらかに一定周期内に送り出す。
従い入線Ｉ Ｌｌの情報を中間接続線Ｌｌｌ ９ Ｌｌ
□のどちらかに一定周期内に送り出す。
チャネル変換装置Ｓ２１も同様である。出線ＯＬ１．Ｏ
Ｌ２側のチャネル変換装置Ｓ１□。
Ｌ２側のチャネル変換装置Ｓ１□。
Ｓ２□は入線の内容を読取り、通話路メモリ部ＳＭに書
込み、制御メモリ部ＣＭの内容の指す番地の通話路メモ
リ部ＳＭの内容を出線ＯＬ１．ＯＬ２に送出する。
込み、制御メモリ部ＣＭの内容の指す番地の通話路メモ
リ部ＳＭの内容を出線ＯＬ１．ＯＬ２に送出する。
ここに第１図Ｓのような空間スイッチは不要となり、こ
の種の空間スイッチを設けずに、さらに８１１のような
チャネル変換装置を増設することにより通話路規模の拡
張が可能である。
の種の空間スイッチを設けずに、さらに８１１のような
チャネル変換装置を増設することにより通話路規模の拡
張が可能である。
第５図は、チャネル変換装置を複数台共通の通話路バス
ＳＨに接続した場合の本発明の構成例を示す。
ＳＨに接続した場合の本発明の構成例を示す。
図において、Ｓｌ ｔ Ｓ２〜Ｓｎは第２図に示すよう
なチャネル変換装置であり、それぞれ２つの入線と２つ
の出線を有する。
なチャネル変換装置であり、それぞれ２つの入線と２つ
の出線を有する。
チャネル変換装置Ｓ１を例に説明すれば、一方の入線Ｉ
Ｌ１より入力する情報は一方の出線Ｌ１、より共通バス
ＳＢを経て所望のチャネル変換装置Ｓ１．Ｓ２〜Ｓｎの
うちの１個）の他力の入線となる中間接続線Ｌ１□、Ｌ
２□〜Ｌｎ２より所望の上記チャネル変換装置へ入力し
、これよりその出線ＯＬ１．ＯＬ２〜ＯＬｎのうちの１
個の所望のチャネルへ出力する。
Ｌ１より入力する情報は一方の出線Ｌ１、より共通バス
ＳＢを経て所望のチャネル変換装置Ｓ１．Ｓ２〜Ｓｎの
うちの１個）の他力の入線となる中間接続線Ｌ１□、Ｌ
２□〜Ｌｎ２より所望の上記チャネル変換装置へ入力し
、これよりその出線ＯＬ１．ＯＬ２〜ＯＬｎのうちの１
個の所望のチャネルへ出力する。
チャネル変換装置８２〜Ｓｎについても同様である。
本発明において、チャネル変換装置の接続の仕方にはこ
の他にリング接続、ループ接続等各種接続法のあること
は従来技術により容易に類推できる。
の他にリング接続、ループ接続等各種接続法のあること
は従来技術により容易に類推できる。
本発明による時分割通話路装置は図には示してないが、
その規模の小さいものに対しては複数個の入線および出
線を備えた１個のチャネル変換装置で構成することが可
能である。
その規模の小さいものに対しては複数個の入線および出
線を備えた１個のチャネル変換装置で構成することが可
能である。
また、第２図では入線との同期にクロック線２５を用い
たが、上記各実施例を通じて入線１２の内に同期信号を
含ませることにより同期をとることも可能である。
たが、上記各実施例を通じて入線１２の内に同期信号を
含ませることにより同期をとることも可能である。
また入線１２は加入者毎に又は多重化された線（例えば
ＰＣＭ２４チヤネル力式による）等に接続される。
ＰＣＭ２４チヤネル力式による）等に接続される。
第６図にトランク機能も通話路で実現する場合のチャネ
ル変換装置の構成例を示す。
ル変換装置の構成例を示す。
図の番号、記号は第２図と同じものを示す。
この場合、メモリ２２には通話路メモリ部ＳＭ、匍Ｊｆ
Ｍ］メモリ部ＣＭ、プログラムメモリ部ＰＭの他に、ト
ランクメモリ部ＴＭおよびデータメモリ部ＤＭを設ける
。
Ｍ］メモリ部ＣＭ、プログラムメモリ部ＰＭの他に、ト
ランクメモリ部ＴＭおよびデータメモリ部ＤＭを設ける
。
トランクメモリ部ＴＭに第７図に示すような４００Ｈｚ
交流に対応するビットパターンを記憶し、処理部２３が
１２５μｓに１度トランクメモリ部ＴＭのｉ番地の内容
を出力バッファレジスタ２４に送出し、次の１２５μｓ
のタイミングではｉ ＋ １番地の内容を出力バッファ
レジスタ２４に送出することにより発信音（ダイヤルト
ーン）送出を実現できる。
交流に対応するビットパターンを記憶し、処理部２３が
１２５μｓに１度トランクメモリ部ＴＭのｉ番地の内容
を出力バッファレジスタ２４に送出し、次の１２５μｓ
のタイミングではｉ ＋ １番地の内容を出力バッファ
レジスタ２４に送出することにより発信音（ダイヤルト
ーン）送出を実現できる。
また１秒間送出、２秒停止の間隔で送出することにより
呼出音を実現できる。
呼出音を実現できる。
あるいは、さらにその断続比を変えることによりビジー
トーン送出が可能である。
トーン送出が可能である。
第６図において、データメモリ部ＤＭに発呼、切断、応
答時等に加入者から送られる信号に相当するビットパタ
ーンを記憶しておき、処理部２３が通話路メモリ部ＳＭ
に格納されている情報とデータメモリ部ＤＭのビットパ
ターンを比較することにより、加入者の発呼、切断、応
答等の変化を検出できる。
答時等に加入者から送られる信号に相当するビットパタ
ーンを記憶しておき、処理部２３が通話路メモリ部ＳＭ
に格納されている情報とデータメモリ部ＤＭのビットパ
ターンを比較することにより、加入者の発呼、切断、応
答等の変化を検出できる。
上記と同様にして奪呼加入者のループの断続を検出でき
るから、処理部２３において、その切断された回数を計
数することにより、ダイヤル数字を検出するこ之ができ
る。
るから、処理部２３において、その切断された回数を計
数することにより、ダイヤル数字を検出するこ之ができ
る。
また、通話路メモリ部ＳＭに格納された情報を、２つ以
上の加入者に対して出力させることも容易に可能である
ので会議通話を行なわせることができ、本通話路装置に
会議トランクの機能を与えることができる。
上の加入者に対して出力させることも容易に可能である
ので会議通話を行なわせることができ、本通話路装置に
会議トランクの機能を与えることができる。
加入者の収容位置あるいは割当られたチャネルを検出し
、これと記憶されたデータと比較することにより加入者
分析すなわち、加入者クラスを識別することも容易に可
能である。
、これと記憶されたデータと比較することにより加入者
分析すなわち、加入者クラスを識別することも容易に可
能である。
なお、上記の動作は特別ハードウェアを設けることなく
、プログラムにより処理部２３において実行するものと
する。
、プログラムにより処理部２３において実行するものと
する。
従って、本発明による通話路装置においては特別ハード
ウェアを付加することなくプログラムにより発信トラン
ク、着信トランク、話中トランク、呼出トランク、会議
トランク等の各種トランク機能を与え、また、発呼検出
、応答検出、終話検出、数字受信等の検出機能、さらに
加入者分析、被呼者選択、通話路選択等の各種制御機能
を実行することが可能である。
ウェアを付加することなくプログラムにより発信トラン
ク、着信トランク、話中トランク、呼出トランク、会議
トランク等の各種トランク機能を与え、また、発呼検出
、応答検出、終話検出、数字受信等の検出機能、さらに
加入者分析、被呼者選択、通話路選択等の各種制御機能
を実行することが可能である。
第８図に本発明の時分割通話路装置による集線機能実現
例を示す。
例を示す。
図ａのＳは第２図に示すようなチャネル変換装置であっ
て、入線ＬｉｎｅｌからＡ ｔ Ｂ ｙ Ｃ、Ｌ ｉ
ｎｅ２からＡ／ 、 Ｂ／の情報を出線Ｌｉｎｅ３ （
５チヤネル）に集線、チャネル変換した場合である。
て、入線ＬｉｎｅｌからＡ ｔ Ｂ ｙ Ｃ、Ｌ ｉ
ｎｅ２からＡ／ 、 Ｂ／の情報を出線Ｌｉｎｅ３ （
５チヤネル）に集線、チャネル変換した場合である。
メモリ２２の制御メモリ部ＣＭに情報Ｂ’、Ａ、Ｃ，Ａ
’、Ｈの各々が格納される通話路メモリ部ＳＭの番地を
記憶しておくことにより、一定周期毎にＢ’ 、 Ａ
、 Ｃ、Ａ’ 、 Ｂの順序で出線Ｌｉｎｅ３の出力バ
ッファレジスタＢＭＯへ送り出される。
’、Ｈの各々が格納される通話路メモリ部ＳＭの番地を
記憶しておくことにより、一定周期毎にＢ’ 、 Ａ
、 Ｃ、Ａ’ 、 Ｂの順序で出線Ｌｉｎｅ３の出力バ
ッファレジスタＢＭＯへ送り出される。
第８図すは入線Ｌｉｎｅ１ ｙ Ｌｉｎｅ２から入力す
る情報が出線Ｌｉｎｅ３に送出される状態を示すもので
ある。
る情報が出線Ｌｉｎｅ３に送出される状態を示すもので
ある。
第９図に音声品質を落して、回線ふくそうに対処する例
を示す。
を示す。
この場合第８図に示したチャネル変換装置Ｓと同様なも
のを使用する。
のを使用する。
入線ＬｉｎｅｌよりＡ、Ｂ、Ｃ入線Ｌｉｎｅ２よりＡ’
、 Ｂ’ 。
、 Ｂ’ 。
Ｃ′の６チヤネルの情報が入線側より入り出線は５チヤ
ネルの容量しかない場合でみる。
ネルの容量しかない場合でみる。
第１フミレームでは、Ａ、Ａ’、Ｂ、Ｂ’、Ｃの５チヤ
ネル分（Ｃ／を欠く）を転送し、第２フレームでＡ。
ネル分（Ｃ／を欠く）を転送し、第２フレームでＡ。
Ａ’ 、 Ｂ 、 Ｂ’ 、 Ｃ（Ｃを欠く）を送出す
る。
る。
以下図に示すように順々に繰返して送出する。
図に示すように、情報Ａ 、 Ｂ 、 Ｃ、Ａ’ 、
Ｂ’は連続する５個のフレームでは正常に情報が送られ
るが次の１つのフレームでは送られず代って情報Ｃ′が
送られる。
Ｂ’は連続する５個のフレームでは正常に情報が送られ
るが次の１つのフレームでは送られず代って情報Ｃ′が
送られる。
受信側では図のような情報を受は情報Ａ 、 Ｂ 、
Ｃ、Ａ’ 、 Ｂ’については６フレーム毎にサンプル
値の１個欠けた情報をそれぞれ１つのチャネルに再生し
、また、情報Ｃ′は、フレーム毎にチャネルが１つずつ
ずれて送られるが、受信側においてこれを別の１つのチ
ャネルに纒めて送出する。
Ｃ、Ａ’ 、 Ｂ’については６フレーム毎にサンプル
値の１個欠けた情報をそれぞれ１つのチャネルに再生し
、また、情報Ｃ′は、フレーム毎にチャネルが１つずつ
ずれて送られるが、受信側においてこれを別の１つのチ
ャネルに纒めて送出する。
このようにして、５チヤネルの容量の中継線で６チヤネ
ル分の伝送を行なう。
ル分の伝送を行なう。
このようにして実質的にサンプル周期を延ばして（すな
わち音声品質を落して）ふくそう時に対処できる。
わち音声品質を落して）ふくそう時に対処できる。
この他に、８ビツトサンプリングの人力情報を、７ビツ
トあるいは６ビツトと下げていくことによるふくそう時
の対処、あるいは、無音状態の加入者のチャネルを有効
利用することによるふくそう時の対処等が容易に実現で
きる。
トあるいは６ビツトと下げていくことによるふくそう時
の対処、あるいは、無音状態の加入者のチャネルを有効
利用することによるふくそう時の対処等が容易に実現で
きる。
本発明は、また、上記時分割通話路装置において、各加
入者毎にそれぞれ人、出力バッファレジスタを設けるこ
とができる。
入者毎にそれぞれ人、出力バッファレジスタを設けるこ
とができる。
これにより空間分割的に加入者を接続することができ、
空間スイッチの機能を与えることができる。
空間スイッチの機能を与えることができる。
さらに、上記時分割通話路装置が多重化された伝送路を
入線、出線とする場合、各伝送路のチャネル毎に人、出
力バッファレジスタを設けることにより時間スイッチと
しての機能の他に空間スイッチの機能を実現でき、従っ
て、このように構成することにより時分割通話路装置に
時間スイッチの機能、または時間スイッチと空間スイッ
チとの両機能を実現することができる。
入線、出線とする場合、各伝送路のチャネル毎に人、出
力バッファレジスタを設けることにより時間スイッチと
しての機能の他に空間スイッチの機能を実現でき、従っ
て、このように構成することにより時分割通話路装置に
時間スイッチの機能、または時間スイッチと空間スイッ
チとの両機能を実現することができる。
以上説明したように、本発明は処理機能を持ったチャネ
ル変換装置の積み上げで通話路を構成しているので本発
明は以下に述べる利点がある。
ル変換装置の積み上げで通話路を構成しているので本発
明は以下に述べる利点がある。
（１）汎用マイクロプロセッサ等ＬＳＩ技術を容易に導
入できる構成であるので小形、低価格化が実現できる。
入できる構成であるので小形、低価格化が実現できる。
（２）従来、制御装置でしかできなかった機能も通話路
で実現できる。
で実現できる。
これにより、会議トランク、発信トランク等の各種トラ
ンクの機能を通話路に持たせられる。
ンクの機能を通話路に持たせられる。
回線ふくそう時の融通的対処等が実現できる。
第１図は従来の時分割通話路装置の１例の構成を示す図
、第２図は、本発明の時分割通話路装置の構成に使用す
るチャネル変換装置の１例の構成を示すブロック図、第
３図は第２図のチャネル変換装置の動作説明図、第４図
は本発明の一実施例の構成を示すブロック図、第５図は
本発明の異る実施例の構成を示すブロック図、第６図は
本発明の時分割通話路装置の構成に使用するチャネル変
換装置の異る例の構成を示すブロック図、第７図は、第
６図のチャネル変換装置のトランクメモリ部に格納され
るビットパターンの１例を示す図、第８図は本発明にお
けるチャネル変換装置の集線動作の説明図、第９図は本
発明におけるふくそう対策の説明図、第１０図は２本の
入線と２本の出線とを有する本発明に使用するチャネル
変換装置の動作説明図である。 Ｔｌｌ〜ＴｌｆｉｊＴ２１〜Ｔ２ｎ・・・・・・タイム
スイッチ、Ｓ・・・・・・空間スイッチ、１ ｐ １２
ｔ Ｉ Ｌｔ ｖ ■Ｌ２〜Ｉ Ｌｎ 、 Ｌｉｎｃ
４ 、 Ｌｉｎｅ２ ＝入線、２− ・−書込み装置、
３・・・・・・通話路メモリ、４，７・・・・・・制御
メモリ、５・・・・・・デコーダ、６，８・・・・・・
ハイウェイ、９ ＊ １２’ ＊ ＯＩ４ ｓ ＯＬ２
〜ＯＬｎ ｐ Ｌｓ ｎｅ３ ＋ｎ＊＋＊＋出線、ＳＰ
Ｃ・・・・・・通信路制御装置、２１ 、 ＢＭＩ・・
・・・・入力バッファレジスタ、２２・・・・・・メモ
リ、２３・・・・・・処理部、２４．ＢＭＯ・・・・・
・出力バッファレジスタ、２５・・・・・・クロック、
ＣＢ・・・・・・共通バス、Ｔｌ 、 Ｔ２・・・・・
・クロック％ ｔｌ”ｔ２４・・・・・・チャネルの
タイミング、Ａ、Ｂ、Ｃ，Ｄ−Ｘ、Ａ’、Ｂ’。 Ｃ′・・・・・・通話情報、ＳＭ・・・・・・通話路メ
モリ部、ＣＭ・・・・・・制御メモリ部、Ｓ ｔ Ｓｔ
ｔ ｐ Ｓ２１ ｐ Ｓｌ□。 Ｓ２□＊ Ｓ１＊ Ｓ２〜Ｓｎ・・・・・・チャネル変
換装置、１１ ｐ Ｌｌｌ ｔ Ｌ１２ ｐ Ｌ２、ｅ
Ｌ２２〜Ｌｎｌ ｔ Ｌｎ２”・・・中間接続線、Ｐ
Ｍ・・・・・・プログラムメモリ部、ＴＭ・・・・・・
トランクメモリ部、ＤＭ・・・・・・データメモリ部。
、第２図は、本発明の時分割通話路装置の構成に使用す
るチャネル変換装置の１例の構成を示すブロック図、第
３図は第２図のチャネル変換装置の動作説明図、第４図
は本発明の一実施例の構成を示すブロック図、第５図は
本発明の異る実施例の構成を示すブロック図、第６図は
本発明の時分割通話路装置の構成に使用するチャネル変
換装置の異る例の構成を示すブロック図、第７図は、第
６図のチャネル変換装置のトランクメモリ部に格納され
るビットパターンの１例を示す図、第８図は本発明にお
けるチャネル変換装置の集線動作の説明図、第９図は本
発明におけるふくそう対策の説明図、第１０図は２本の
入線と２本の出線とを有する本発明に使用するチャネル
変換装置の動作説明図である。 Ｔｌｌ〜ＴｌｆｉｊＴ２１〜Ｔ２ｎ・・・・・・タイム
スイッチ、Ｓ・・・・・・空間スイッチ、１ ｐ １２
ｔ Ｉ Ｌｔ ｖ ■Ｌ２〜Ｉ Ｌｎ 、 Ｌｉｎｃ
４ 、 Ｌｉｎｅ２ ＝入線、２− ・−書込み装置、
３・・・・・・通話路メモリ、４，７・・・・・・制御
メモリ、５・・・・・・デコーダ、６，８・・・・・・
ハイウェイ、９ ＊ １２’ ＊ ＯＩ４ ｓ ＯＬ２
〜ＯＬｎ ｐ Ｌｓ ｎｅ３ ＋ｎ＊＋＊＋出線、ＳＰ
Ｃ・・・・・・通信路制御装置、２１ 、 ＢＭＩ・・
・・・・入力バッファレジスタ、２２・・・・・・メモ
リ、２３・・・・・・処理部、２４．ＢＭＯ・・・・・
・出力バッファレジスタ、２５・・・・・・クロック、
ＣＢ・・・・・・共通バス、Ｔｌ 、 Ｔ２・・・・・
・クロック％ ｔｌ”ｔ２４・・・・・・チャネルの
タイミング、Ａ、Ｂ、Ｃ，Ｄ−Ｘ、Ａ’、Ｂ’。 Ｃ′・・・・・・通話情報、ＳＭ・・・・・・通話路メ
モリ部、ＣＭ・・・・・・制御メモリ部、Ｓ ｔ Ｓｔ
ｔ ｐ Ｓ２１ ｐ Ｓｌ□。 Ｓ２□＊ Ｓ１＊ Ｓ２〜Ｓｎ・・・・・・チャネル変
換装置、１１ ｐ Ｌｌｌ ｔ Ｌ１２ ｐ Ｌ２、ｅ
Ｌ２２〜Ｌｎｌ ｔ Ｌｎ２”・・・中間接続線、Ｐ
Ｍ・・・・・・プログラムメモリ部、ＴＭ・・・・・・
トランクメモリ部、ＤＭ・・・・・・データメモリ部。
Claims (1)
- １ 通話路メモリ部と制御メモリ部とプログラムメモリ
部とトランクメモリ部とデータメモリ部とを含むメモリ
、処理部、少くとも一方は複数設けられた入力および出
力バンファレジスタ、ならびにこれ等を接続する共通バ
スを有し、入力バッファレジスタの内容を通話路メモリ
部に格納し、制御メモリ部の制御情報によって定まるタ
イミングで出力バッファレジスタに読み出して空間スイ
ッチと時間スイッチを同時に実現するとともに、トラン
クメモリ部のデータを出力バッファレジスタに読み出し
て信号音の送出を行ない、また、上記データメモリ部を
用いて加入者の状態検出を行なうように構成されたチャ
ネル変換装置を１台または複数台接続したことを特徴と
する時分割通話路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53095051A JPS5853838B2 (ja) | 1978-08-04 | 1978-08-04 | 時分割通話路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53095051A JPS5853838B2 (ja) | 1978-08-04 | 1978-08-04 | 時分割通話路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5521662A JPS5521662A (en) | 1980-02-15 |
| JPS5853838B2 true JPS5853838B2 (ja) | 1983-12-01 |
Family
ID=14127249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53095051A Expired JPS5853838B2 (ja) | 1978-08-04 | 1978-08-04 | 時分割通話路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853838B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2083319B (en) * | 1980-06-25 | 1984-03-28 | Plessey Co Ltd | Digital switching module |
| US4393381A (en) * | 1981-01-02 | 1983-07-12 | T-Bar Incorporated | Transfer bus matrix |
| JPH04136639U (ja) * | 1991-06-11 | 1992-12-18 | 鉱研工業株式会社 | 自動調心クランプ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE379473B (ja) * | 1974-10-17 | 1975-10-06 | Ericsson Telefon Ab L M |
-
1978
- 1978-08-04 JP JP53095051A patent/JPS5853838B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5521662A (en) | 1980-02-15 |
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