JPS6145452A - トラツキング制御回路 - Google Patents
トラツキング制御回路Info
- Publication number
- JPS6145452A JPS6145452A JP16582284A JP16582284A JPS6145452A JP S6145452 A JPS6145452 A JP S6145452A JP 16582284 A JP16582284 A JP 16582284A JP 16582284 A JP16582284 A JP 16582284A JP S6145452 A JPS6145452 A JP S6145452A
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- JP
- Japan
- Prior art keywords
- recording
- vtr
- tracking
- mode
- signal
- Prior art date
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- Granted
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- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はダビングシステムに於けるトラッキング制御回
路に関する。
路に関する。
１口）従来技術
２台のＶＴＲを用いてダビングを為すダビングシステム
に付いては１例えば％電子技術出版発行の訛寸“テレビ
材磨“の−９犯７目昌笛４八〜第５５頁にも紹介されて
いる。
に付いては１例えば％電子技術出版発行の訛寸“テレビ
材磨“の−９犯７目昌笛４八〜第５５頁にも紹介されて
いる。
このダビングシステムは、カラー成分と輝度成分を別々
に記録側ＶＴＲに供給することにより記録特性の改善を
計っている。
に記録側ＶＴＲに供給することにより記録特性の改善を
計っている。
（／脅 発明が解決しようとする問題点しかし、上述
するダビングシステムに於て。
するダビングシステムに於て。
ダビング中に使用者の不注意によって再生側ＶＴＲのト
ラッキングボリュームを操作すると、トラッキング状態
を変更された不安定な画面が記録側ＶＴＲＫ鎌画されて
しまう。
ラッキングボリュームを操作すると、トラッキング状態
を変更された不安定な画面が記録側ＶＴＲＫ鎌画されて
しまう。
そこで１本発明は、ダビング期間中に於ける再生側ＶＴ
ＲＣ））ラッキング調整を制限することにより、トラッ
キング調整に左右されないトラッキング制御回路を提案
するものである。
ＲＣ））ラッキング調整を制限することにより、トラッ
キング調整に左右されないトラッキング制御回路を提案
するものである。
に）問題点を解決するための手段
本発明は、記録＠ＶＴＲがε録モードにあるときトラッ
キング調整を無効にし、記録側ＶＴＲが記録ボーズモー
ドにあるときトラッキング調整を可能にするトラッキン
グ制御回路である。
キング調整を無効にし、記録側ＶＴＲが記録ボーズモー
ドにあるときトラッキング調整を可能にするトラッキン
グ制御回路である。
１ａｐｌ ｋ田
従って、記録側ＶＴＲが時期状態にあるときはトラッキ
ング調整が可能になり、一旦テープが走行し始めて記録
を開くすると以後トラッキング調整は無効とされるため
記録中にトラッキング調整によって乱れた画面が記録さ
れることがない。
ング調整が可能になり、一旦テープが走行し始めて記録
を開くすると以後トラッキング調整は無効とされるため
記録中にトラッキング調整によって乱れた画面が記録さ
れることがない。
Ｎ実施例
以下１本発明を図示せる実施例に従い説明する。
まず第１図に図示せる第１実施例は、異方式の２台のＶ
ＴＲを一体化したダビング用ＶＴＲに本発明を採用する
ものであり１図は再生側ＶＴＲのサーボ回路のみを図示
している。
ＴＲを一体化したダビング用ＶＴＲに本発明を採用する
ものであり１図は再生側ＶＴＲのサーボ回路のみを図示
している。
本実施例のＶＴＲは、ヘッドモータ（１１の回転を第１
回転検出手段（２）により検出し、その回転検出出力を
第１ＡＦＯ回路（３１に入力すると共に第１ＡＰＯ回路
（４）の比較側入力端子に入力している。＠記第１ＡＰ
Ｏ回路（４）の基準入力端子には第１ＲＰスイツチ（Ｓ
ｌ）により″Ｃ選択された固定の基準信号（３０Ｈｚ
）が入力される。従って、第１ＡＦＯ出力と第１ＡＰＯ
出力とを加算回路（５１に入力して得られる加算出力が
ヘッドモータ（１）に入力されると、ヘッドモータ（１
）の回転は基準信号に位相ロックされることになる。一
方、キャプスタンモータ（６）の回転は、第２回転検出
手段（７）によって検出され・その回転検出出力は第２
ＡＦＣ回路（８）に入力サレル、一方コントロールへり
）’（ＯＨ）よシ導出される再生コントロール信号は、
第２ＲＰスイツチ（Ｓ２）を介してディジタル遅延回路
（９）に入力されてトラッキングを為された上で、第３
ＲＰＸ（”チ（ＲＰ ）’ｉ介Ｌし第２ Ａ Ｐ Ｏ回
路（１１ｍの比較入力端子に供給される。前記第２八ｐ
ａ回路（１１の基準入力端子には基準信号が入力されて
おシ、第２へｐａ出力と第２ＡＰ’Ｏ出力とが加算回路
Ｉに於て加算された上で前記キャプスタンそ一タ（６）
に入力されると、前記キャプスタンモータ（６）は基準
信号に位相ロックされる。尚図中の分周回路ｔ１ｚはキ
ャプスタンモータ（６）の回転検出出力をフレーム周期
（５０Ｈｚ）に分周し記録時の比較信号を導出する回路
である。
回転検出手段（２）により検出し、その回転検出出力を
第１ＡＦＯ回路（３１に入力すると共に第１ＡＰＯ回路
（４）の比較側入力端子に入力している。＠記第１ＡＰ
Ｏ回路（４）の基準入力端子には第１ＲＰスイツチ（Ｓ
ｌ）により″Ｃ選択された固定の基準信号（３０Ｈｚ
）が入力される。従って、第１ＡＦＯ出力と第１ＡＰＯ
出力とを加算回路（５１に入力して得られる加算出力が
ヘッドモータ（１）に入力されると、ヘッドモータ（１
）の回転は基準信号に位相ロックされることになる。一
方、キャプスタンモータ（６）の回転は、第２回転検出
手段（７）によって検出され・その回転検出出力は第２
ＡＦＣ回路（８）に入力サレル、一方コントロールへり
）’（ＯＨ）よシ導出される再生コントロール信号は、
第２ＲＰスイツチ（Ｓ２）を介してディジタル遅延回路
（９）に入力されてトラッキングを為された上で、第３
ＲＰＸ（”チ（ＲＰ ）’ｉ介Ｌし第２ Ａ Ｐ Ｏ回
路（１１ｍの比較入力端子に供給される。前記第２八ｐ
ａ回路（１１の基準入力端子には基準信号が入力されて
おシ、第２へｐａ出力と第２ＡＰ’Ｏ出力とが加算回路
Ｉに於て加算された上で前記キャプスタンそ一タ（６）
に入力されると、前記キャプスタンモータ（６）は基準
信号に位相ロックされる。尚図中の分周回路ｔ１ｚはキ
ャプスタンモータ（６）の回転検出出力をフレーム周期
（５０Ｈｚ）に分周し記録時の比較信号を導出する回路
である。
本実施例の特徴とするところは、以下の点にある。前記
ディジタル遅延回路（９）の遅延量は、電圧メモリ０の
読出データによりて規定されている。
ディジタル遅延回路（９）の遅延量は、電圧メモリ０の
読出データによりて規定されている。
この電圧メモ＋７ （１３は、読出データを常に導出し
乍ら、書込禁止信号が発生している限ｆｉＡＤ変換デー
タをＡＤ変換動作に連動して繰返して書込んでいる。こ
のＡＤ変換データは、トラッキングボリュームａ４によ
って設定された設定電圧値をＡＤ変換回路（１５１に入
力することによって得られる。
乍ら、書込禁止信号が発生している限ｆｉＡＤ変換デー
タをＡＤ変換動作に連動して繰返して書込んでいる。こ
のＡＤ変換データは、トラッキングボリュームａ４によ
って設定された設定電圧値をＡＤ変換回路（１５１に入
力することによって得られる。
前述の書込禁止信号は、ダビングモードで而も記録側Ｖ
’Ｉ’Ｒが記録モードにある場合のみハイレベルとなυ
ＡＤ変換データの書込を禁止している。
’Ｉ’Ｒが記録モードにある場合のみハイレベルとなυ
ＡＤ変換データの書込を禁止している。
従つてこの書込禁止信号は１両ＶＴＲをダビングモード
に設定したときへイレベルとなるダビングモード設定信
号と、記録ポーズモードに設定したときへイレペルとな
るポーズモード信号の反転信号との論理積により導出さ
れる。
に設定したときへイレベルとなるダビングモード設定信
号と、記録ポーズモードに設定したときへイレペルとな
るポーズモード信号の反転信号との論理積により導出さ
れる。
従って、本実施例ではダビングモードで記録側ＶＴＲが
記録モードにあるときには、トラッキングの遅延量が固
定されることになシ、記録側ＶＴＲがπＰ俤ポーズモー
Ｖにあふ２六にはトラッキングの遅延量が可変可能にな
る。
記録モードにあるときには、トラッキングの遅延量が固
定されることになシ、記録側ＶＴＲがπＰ俤ポーズモー
Ｖにあふ２六にはトラッキングの遅延量が可変可能にな
る。
しかし、上述する実施例は、記録側ＶＴＲがぽ８録モー
ドにあるときにトラッキング調整を無効にシテお９、ト
ラッキング調整による不安定な画面が記録される惧れは
ないものの、一旦記鍮ボーズモードを設定するとトラッ
キングポリ、−ムの設定位置に応じたトラッキングが為
されることになる。
ドにあるときにトラッキング調整を無効にシテお９、ト
ラッキング調整による不安定な画面が記録される惧れは
ないものの、一旦記鍮ボーズモードを設定するとトラッ
キングポリ、−ムの設定位置に応じたトラッキングが為
されることになる。
そこで、第２図に図示する第２実施例では、ＩＣ！録側
ＶＴＲが記録モード設定期間中に為したトラッキング調
整による不都合を、記録ポーズモード設定後に残さない
様にしている。即ち、この実施例では、電圧メモリ０に
代えてアップダクンカウンタαｅを配し、このアップダ
クンカウンタ（１０の２人力に対し選択的に発振回路α
ηの出力を供給する様に構成している。この選択は、ト
ラッキング調整に際してトラツ印ングスイッチ（１Ｂに
よって為され、中間位置に付勢されている切片を何れか
一方に４刺すことにより、アップダクンカツンタの計数
結晶ｔ１ソｋ ｎ ニルン七、入鵡にＬで−ふ、−ｈｉ
する構成に於て、トラッキングスイッチ（１りと発振回
路（１７１との間に配されたゲート回路（１９は、前述
の書込禁止信号を制御入力としておシ、記録側ＶＴＲが
記録モードにある限り、アップダウンカウンターの計数
値は変化せず、然も、記録側ＶＴＲが記録モード設定期
間中にトラッキングスイツｆ （１８ｔ−ｆｉｔ作した
９とによる影響がポーズモード設定時に生よって、本発
明によれば、ダビングモード設定期間中で而も記録１１
１１ＶＴＲがＨＣＩｆｉモード設定期間中再生側ＶＴＲ
のトラッキング調整が無効になシ、トラッキング調整に
よる不安定でノイズの移動する画面を２最側ＶＴＲで記
録することもなく。
ＶＴＲが記録モード設定期間中に為したトラッキング調
整による不都合を、記録ポーズモード設定後に残さない
様にしている。即ち、この実施例では、電圧メモリ０に
代えてアップダクンカウンタαｅを配し、このアップダ
クンカウンタ（１０の２人力に対し選択的に発振回路α
ηの出力を供給する様に構成している。この選択は、ト
ラッキング調整に際してトラツ印ングスイッチ（１Ｂに
よって為され、中間位置に付勢されている切片を何れか
一方に４刺すことにより、アップダクンカツンタの計数
結晶ｔ１ソｋ ｎ ニルン七、入鵡にＬで−ふ、−ｈｉ
する構成に於て、トラッキングスイッチ（１りと発振回
路（１７１との間に配されたゲート回路（１９は、前述
の書込禁止信号を制御入力としておシ、記録側ＶＴＲが
記録モードにある限り、アップダウンカウンターの計数
値は変化せず、然も、記録側ＶＴＲが記録モード設定期
間中にトラッキングスイツｆ （１８ｔ−ｆｉｔ作した
９とによる影響がポーズモード設定時に生よって、本発
明によれば、ダビングモード設定期間中で而も記録１１
１１ＶＴＲがＨＣＩｆｉモード設定期間中再生側ＶＴＲ
のトラッキング調整が無効になシ、トラッキング調整に
よる不安定でノイズの移動する画面を２最側ＶＴＲで記
録することもなく。
その効果は大である。
第１図は本発明の第１実施例に係るサーボ回路ブロック
図、第２図は第２実施列のトラッキング調整回路の回路
ブロック図をそれぞれ示す。 （９１・・・ディジタル遅延回路 （１４１−）クツ
キングボリューム ０・・・電圧メモリ α訃・・
トラッキングスイッチ
図、第２図は第２実施列のトラッキング調整回路の回路
ブロック図をそれぞれ示す。 （９１・・・ディジタル遅延回路 （１４１−）クツ
キングボリューム ０・・・電圧メモリ α訃・・
トラッキングスイッチ
Claims (1)
- （１）手動操作により遅延時間の設定を為し、設定した
遅延時間に従ってトラッキング制御を為す再生側ＶＴＲ
と、該再生側ＶＴＲの再生出力を記録する記録側ＶＴＲ
とを配するダビングシステムに於て、 前記記録側ＶＴＲの記録モード設定期間中前記手動操作
を無効と為し、前記記録側ＶＴＲの記録ポーズモード設
定期間中前記手動操作による遅延時間の設定を可能にし
たトラッキング用制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16582284A JPS6145452A (ja) | 1984-08-08 | 1984-08-08 | トラツキング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16582284A JPS6145452A (ja) | 1984-08-08 | 1984-08-08 | トラツキング制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145452A true JPS6145452A (ja) | 1986-03-05 |
| JPH0542751B2 JPH0542751B2 (ja) | 1993-06-29 |
Family
ID=15819654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16582284A Granted JPS6145452A (ja) | 1984-08-08 | 1984-08-08 | トラツキング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145452A (ja) |
-
1984
- 1984-08-08 JP JP16582284A patent/JPS6145452A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542751B2 (ja) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |