JPS6145902B2

JPS6145902B2 -

Info

Publication number: JPS6145902B2
Application number: JP55057690A
Authority: JP
Inventors: Kenzo Akagiri; Masayuki Katakura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1980-04-30
Filing date: 1980-04-30
Publication date: 1986-10-11
Also published as: JPS56154835A

Description

【発明の詳細な説明】本発明は、たとえばテープレコーダのダイナミ
ツクレンジを拡張させるコンパンダシステムに用
いられるノイズリダクシヨン回路に関する。

このようなノイズリダクシヨン回路の従来例を
第１図に示す。この第１図の回路は、ノイズリダ
クシヨンシステムのエンコード側に用いられるも
のであり、入力端子１に供給されたオーデイオ信
号等の入力信号は、ノイズリダクシヨン回路であ
るエンコーダ回路１０でエンコードされて出力端
子２に送られ、このエンコード出力信号は、たと
えばテープレコーダに送られる。エンコーダ回路
１０は、入力端子１に接続されたプリエンフアシ
ス（高域増強）用のハイパスフイルタ３と、この
ハイパスフイルタ３と出力端子２との間に挿入接
続された可変利得増幅器４と、この可変利得増幅
器４の出力を検出した信号を制御信号として可変
利得増幅器４の制御端子に送る制御回路５とから
構成されている。また、可変利得増幅器４は、た
とえばオペアンプ６と、入力抵抗７と、負帰還抵
抗８と、この負帰還抵抗８に並列接続された可変
抵抗素子９とから成る。この可変抵抗素子９は、
制御回路５からの制御信号に応じて抵抗値が変化
し、負帰還量が変化して増幅器４の利得が変化す
る。

このエンコーダ回路１０において、オーデイオ
信号等の入力信号は、ハイパスフイルタ３におい
て高域が強調されて、可変利得増幅器４に送られ
る。可変利得増幅器４は、制御回路５からの制御
信号に応じて可変抵抗素子９の抵抗値が制御され
ることにより、利得が制御されるものであり、入
力レベルが大きいときほど負帰還回路中の可変抵
抗素子９の抵抗値が小さくなつて、利得が低下す
る。したがつて、入力に対して出力はレベル圧縮
される。この可変利得増幅器４の負帰還抵抗８
は、入力レベルが極めて小さくなつて可変抵抗素
子９の抵抗値が極めて大きくなつた場合に、負帰
還回路の抵抗値の上限を抑える作用をなし、可変
利得増幅器４の最大利得を制御する。

ところが、このエンコーダ回路１０において
は、可変利得増幅器４の入力はプリエンフアシス
用のハイパスフイルタ３の出力であるため、可変
利得増幅器４の入力レベルは周波数特性を有し、
低域ほどレベルが低下することにより、エンコー
ダ回路１０の入出力特性は、第２図に示すよう
に、小レベル入力時の特性曲線が周波数によつて
異なつてくる。すなわち、可変利得増幅器４自体
は、いかなる周波数においても一定の入力レベル
以下で利得が制限されて不変となり、周波数特性
をもたないわけであるが、プリエンフアシス用の
ハイパスフイルタ３は周波数により利得（あるい
は減衰率、伝達率）が異なるため、可変利得増幅
器４の利得が不変となるときの入力端子１の入力
レベルが周波数により異なるからである。これ
は、プリエンフアシス用のハイパスフイルタ３を
出力端子２側に接続した場合も、ほぼ同様な周波
数特性をもつた入出力となる。また、デコーダ側
でレベル伸張およびデイエンフアシスを行なう場
合には、第２図の入力と出力とが逆となるような
特性となる。

この第２図のような周波数特性をもつた入出力
特性のノイズリダクシヨン回路を用いるときにエ
ンコーダ回路出力レベルとエンコーダ回路入力レ
ベルとがわずかにずれた場合、たとえばテープレ
コーダにおいて録音入力レベルと再生出力レベル
間でずれが生じた場合には、デコーダ出力に周波
数によるレベル変動が生じる。たとえば、第２図
の点ａの入力レベルをエンコードするとき、
10kHzの信号はたとえばコンプレツションレシオ
が２の入出力特性に対応して点ｂの出力レベルと
なるのに対し、100Hzの信号は可変利得増幅器４
の利得が不変となつているコンプレツションレシ
オが１の入出力特性に対応して点ｃの出力レベル
となる。このとき、エンコーダ回路１０の出力端
子２に接続されたテープレコーダ等の信号伝送系
内において、たとえば△のレベルダウンが生じ
た場合に、点ｂ，ｃは、それぞれ点b′，c′のレベ
ルとなつてデコーダ回路（図示せず）に送られ
る。このデコーダ回路は、上記エンコーダ回路１
０と逆の入出力特性を有しており、第２図の入力
レベルと出力レベルとを互いに入れ換えた特性と
なるから、第２図の点b′のレベルはデコードされ
ることにより点ｄのレベルに、また点c′は点ｅの
レベルによつてそれぞれ出力される。ここで、た
とえばコンプレツションレシオが２のとき、点
ad間のレベル差は点ae間のレベル差の２倍（た
だしdB単位で）となる。エンコード入力信号の
レベルが点ａ近傍で変化したとき、デコードされ
た出力信号のレベル変化が10kHzと100Hzとで倍
異なることにより、良好な再生が行なえなくな
る。このため、現実に使用可能なエンコード入力
レベルの範囲としては、第２図の低域周波数（た
とえば100Hz）の信号の利得が不変となるレベル
以上となり、ダイナミツクレンジが狭くなつて
しまう。

本発明は、このような従来の欠点を除去すべく
なされたものであり、可変利得増幅器自体に、小
レベル入力時におけるプリエンフアシスやデイエ
ンフアシス用のフイルタの周波数特性の影響を打
ち消すような周波数特性をもたせ、小レベル入力
時でも全周波数領域にわたつて良好なエンコー
ド、デコードが行なえ、ダイナミツクレンジを広
くできるようなノイズリダクシヨン回路の提供を
目的とする。

以下、本発明に係るノイズリダクシヨン回路に
ついて、図面を参照しながら説明する。

第３図は本発明の基本的構成を示すブロツク回
路図であり、たとえばテープレコーダの録音入力
側に用いられるエンコーダ回路２０を構成した一
例を示している。この第３図において、入力端子
１１と出力端子１２との間には、プリエンフアシ
ス用のハイパスフイルタ１３と利得制御増幅器１
４とが直列に挿入接続されている。これらハイパ
スフイルタ１３と利得制御増幅器１４との配置関
係は、第３の例においては入力端子１１側にハイ
パスフイルタ１３を、出力端子１２側に可変利得
増幅器１４をそれぞれ配置しているが、これらを
入れ換えて配置してもよい。次に、可変利得増幅
器１４の出力の一部は、制御回路１５を介して可
変利得増幅器１４の制御端子１６に送られてい
る。可変利得増幅器１４はレベル圧縮動作を行な
うものであり、入力レベルが大きくなるに従い可
変利得増幅器１４の利得は低下する。また、入力
レベルが小さくなれば利得は増大するが、入力レ
ベルが極めて小さくなつたときには、ある一定の
利得で制限され、これ以上増大しない。この可変
利得増幅器１４は、電圧制御形増幅器（Voltage
Controlled Amp.以下VCAという。）１６と、こ
のVCA１６の入力側に挿入接続された加算器１
７と、VCA１６の出力の一部を減算信号として
上記加算器１７に送るハイパスフイルタ１８とか
ら構成されている。このハイパスフイルタ１８
は、たとえば上記プリエンフアシス用のハイパス
フイルタ１３と等しい周波数特性を有し、前述し
た小レベル入力時の不変となる利得の周波数特性
を補正する。

すなわち、入力端子１１の入力をｘ、出力端子
１２の出力をｙ、ハイパスフイルタ１３の伝達関
数をF₁、ハイパスフイルタ１８の伝達関数を
F₂、VCA１６の利得をＧとするとき、ｙ＝Ｇ（F₁x−F₂y）（１＋GF₂）ｙ＝GF₁x ∴ ｙ＝ＧＦ_１／１＋ＧＦ_２ｘ……… となる。小レベル入力時には、Ｇが大きくなるか
ら式はほぼｙ≒Ｆ_１／Ｆ_２ｘとなり、F₁とF₂とがほぼ等しいとき、出力ｙは周波数による影響を受けな
いことがわかる。なお、大レベル入力時には、Ｇ
が小さくなつて１＞＞GF₂となるから、式はほ
ぼｙ≒GF₁xとなり、ハイパスフイルタ１８の影
響が少なくなつて、ハイパスフイルタ１３による
プリエンフアシスが行なわれる。

第４図は、エンコーダ回路２０において、ハイ
パスフイルタ１８の周波数特性をプリエンフアシ
ス用のハイパスフイルタ１３の特性に等しく
（F₁＝F₂）したときの入出力特性を示し、利得が
不変となるときの入力レベルＬは、たとえば
10kHz〜100Hzの範囲でほぼ等しくなり、小レベ
ル入力時の入出力特性曲線が各周波数で一致す
る。したがつて、少なくともこのレベルＬ以上の
入力レベルについては、エンコード出力とデコー
ド入力間でレベル差が生じても、何らの悪影響な
く良好なノイズリダクシヨンの動作が行なえ、周
波数に無関係に同一のコンプレツションレシオと
なる入力レベルの領域が広くなり、ダイナミツク
レンジが拡大される。さらに、低域周波数の信号
についてのノイズリダクシヨン効果が増大する。

次に、本発明の好ましい実施例を第５図ととも
に説明する。この第５図は、上記第３図の基本的
回路を用いて実用的なノイズリダクシヨンシステ
ムを構成するときのエンコーダ回路２０を示し、
入出力端子１１，１２間に、プリエンフアシス用
のハイパスフイルタ１３と可変利得増幅器１４と
を直列に挿入接続するとともに、これらの直列回
路による第１の信号伝送回路に対して並列に第２
の信号伝送回路２１を接続し、これらの第１、第
２の信号伝送回路からの出力を加算器２２で加算
して出力端子１２に送つている。第２の信号伝送
回路２１としては、たとえば抵抗等の周波数特性
をもたないフラツトパスや、わずかに高域減衰さ
せるローパスフイルタ等が用いられる。これは、
大レベル入力時に、可変利得増幅器１４の利得が
低下して、この第２の信号伝送回路２１の特性が
有力に表われるときのエンコーダ回路２０のコン
プレツションレシオを１とし、周波数特性をほぼ
フラツトとすることにより、大レベル入力時には
大巾なレベル圧縮を行なわせず、プリエンフアシ
スのエンフアシス量を低減させて、いわゆるバリ
アブルプリエンフアシスの効果を得るためのもの
である。

このように第２の信号伝送回路２１を並列接続
する場合には、可変利得増幅器１４の出力と加算
器２２との間にリミツタ回路２５を挿入接続する
ことができ、過渡的なオーバーシユートによるテ
ープ飽和等の悪影響を有効に防止できる。また、
制御回路１５の入力端子は、可変利得増幅器１４
の出力端子、リミツタ回路２５の出力端子、ある
いは加算器２２の出力端子のいずれかに接続すれ
ばよく、この制御回路１５は、ウエイテイング用
のハイパスフイルタ２３と検波平滑回路２４とで
構成すればよい。

次に、可変利得増幅器１４は、たとえばオペア
ンプ等の高利得の反転増幅器２６と、この反転増
幅器２６の入力抵抗２７と、負帰還抵抗となる可
変抵抗素子２８と、この可変抵抗素子２８と並列
に接続された前述の補正用のハイパスフイルタ２
９とから成る。可変抵抗素子２８は、たとえば
CdS光導電セルを用いることができ、このとき制
御回路１５からの出力により発光ダイオード等の
発光素子を点灯駆動して上記CdS光導電セルに照
射することにより、可変抵抗素子２８の抵抗値を
変えることができる。小レベル入力時に可変抵抗
値２８の抵抗値が大となると、反転増幅器２６の
負帰還回路内ではハイパスフイルタ２９の特性が
有力に作用する。すなわち、このハイパスフイル
タ２９は、小入力レベル時において、プリエンフ
アシス用のハイパスフイルタ１３によるエンコー
ダ回路２０の周波数依存性を打ち消す。あるいは
弱めるように作用する。

次に、第６図は、前述した第５図の回路と対称
的に構成され、入力と出力とが互いに逆となるよ
うな特性をもつように構成されたノイズリダクシ
ヨン回路、すなわちデコーダ回路３０を示してい
る。この第６図の回路において、入力端子３１に
供給された入力信号は、加算器４２を介し、第１
の信号伝送回路となる可変利得増幅器３４とデイ
エンフアシス用のローパスフイルタ３３との直列
回路を介して、出力端子３２に送られている。デ
イエンフアシス用のローパスフイルタ３３からの
出力の一部は、第２の信号伝送回路４１を介して
加算器４２に減算信号として送られている。この
第２の信号伝送回路４１は、前述したようにたと
えば抵抗等の周波数特性をもたないフラツトパス
回路、あるいはやや高域減衰気味のローパスフイ
ルタ等が用いられる。加算器４２からの出力の一
部は、ハイパスフイルタ４３と検波平滑回路４４
とから成る制御回路３５により制御信号となつ
て、可変利得増幅器３４に送られている。可変利
得増幅器３４は、オペアンプ等の高利得増幅器４
６の入力抵抗にCdS光導電セル等の可変抵抗素子
４７を使用し、負帰還抵抗４８と可変抵抗素子４
７との抵抗値の比により可変利得増幅器３４の利
得を決定する。また、前述した小レベル入力時の
デイエンフアシス用のローパスフイルタ３３によ
る周波数依存性を補正するためのハイパスフイル
タ４９を、上記入力抵抗となる可変抵抗素子４７
と並列に接続している。

この第６図のデコーダ回路３０は、第５図のエ
ンコーダ回路２０の動作に対して、入力と出力と
が入れ換わるような逆の動作を行ない、たとえば
可変利得増幅器３４は、小レベル入力時に可変抵
抗素子４７の抵抗値が高くなつて利得が低下する
とき、ハイパスフイルタ４９により利得の下限値
が制限され、この下限の利得はデイエンフアシス
用のローパスフイルタ３３の周波数特性を打ち消
すかあるいは弱めるような周波数特性を有する。
したがつて、デコーダ回路３０の全体の利得は、
小レベル入力時の周波数依存性が弱められ、テー
プレコーダのテープ感度低下等によるレベル誤差
が生じても、信号レベルの周波数特性エラーを防
止して正常なノイズリダクシヨン動作が行なえ、
さらにダイナミツクレンジを拡大できる。

次に、第７図は本発明の他の好ましい実施例を
示し、ノイズリダクシヨン回路の要部となるデコ
ーダ回路５０の基本的構成は、ほぼ第６図のデコ
ーダ回路３０に等しいものである。

この第７図のデコーダ回路５０において、入力
端子５１からの入力は、加算器５３を介して、可
変利得増幅器５４、加算器５５、およびデイエン
フアシス用のローパスフイルタ５６を直列接続し
て成る第１の信号伝送回路に送られ、ローパスフ
イルタ５６からの出力は、出力端子５２、および
第２の信号伝送回路となる抵抗５７に送られる。
この第２の信号伝送回路となる抵抗５７からの出
力は、減算信号として加算器５３に送られ、入力
端子５１からの入力信号から減算される。加算器
５３からの出力の一部は、前述した補正用のハイ
パスフイルタ５８に送られ、このハイパスフイル
タ５８からの出力は、抵抗５９とリミツタ回路６
０との並列回路を介して加算器５５に加算信号と
して送られる。また、上記補正用のハイパスフイ
ルタ５８からの出力の一部は、ウエイテイング用
のハイパスフイルタ６１、検波回路６２、および
平滑回路６３から成る制御回路を介して制御信号
となり、可変利得増幅器５４の制御端子に送られ
ている。このデコーダ回路５０において、ハイパ
スフイルタ５８は、小レベル入力時におけるデイ
エンフアシス用のローパスフイルタ５６の周波数
特性を補正するためのものであり、ローパスフイ
ルタ５６に対して逆の周波数特性に近づけること
が好ましい。また、上記制御回路のウエイテイン
グ用のハイパスフイルタ６１は、前段に上記補正
用のハイパスフイルタ５８が挿入接続されている
ため、制御回路のウエイテイング特性は、これら
のハイパスフイルタ６１，５８の直列接続フイル
タの総合周波数特性となる。

このようなデコーダ回路５０を、高利得の差動
増幅器７３の負帰還回路中に挿入することによ
り、入出力が逆となる特性のエンコーダ回路を得
ることができる。

すなわち、第７図において、入力端子７１に、
オーデイオ信号等のノイズ低減されるべき入力信
号が供給される。この入力端子７１は、オペアン
プ等の高利得の差動増幅器７３の正入力端子に接
続されており、この差動増幅器７３の出力端子
は、エンコード出力端子７２を介して、たとえば
テープレコーダ７６等の録音入力端子に接続され
る。なお、上記デコーダ回路５０の出力端子５２
は、デコード出力端子として用いられる。差動増
幅器７３の負入力端子には、切換スイツチ７４の
共通端子（あるいは固定端子）が接続されてお
り、この切換スイツチ７４は、デコード用の切換
端子ｄと、エンコード用の切換端子ｅとを有して
いる。また、差動増幅器７３の出力端子は、負帰
還抵抗７５を介してデコード用の切換端子ｄに接
続されている。デコーダ回路５０のデコード出力
端子５２は、エンコード用の切換端子ｅに接続さ
れている。

いま、切換スイツチ７４をエンコード用の切換
端子ｅに接続したときには、第７図の左部に示す
ように、デコーダ回路５０が高利得の差動増幅器
７３の負帰還回路として接続されることになる。
ここで、差動増幅器７３の利得をＡ、デコーダ回
路５０の伝達関数をＢとするとき、入力端子７１
からエンコード出力端子７２までの全体の伝達関
数Ｈは、Ｈ＝Ａ／１＋ＡＢ ……… となり、１＜＜ABのときには、Ｈ≒１／Ｂ ……… となつて、デコード特性の逆特性、すなわちエン
コード特性が得られる。

このようなエンコード動作時の入力端子７１の
入力レベルと、出力端子７２の出力レベルとの関
係は、たとえば第８図のように表わされる。この
第８図において、破線は従来例の特性を示し、た
とえばハイパスフイルタ５８の代わりに抵抗を用
いたものである。この第８図の破線の特性におい
ては、入力レベルがたとえば−25dBに低下した
とき、100Hzの信号についての利得が不変とな
り、これ以下の入力レベルでは100Hzの信号のコ
ンプレツションレシオが１となる。これに対し
て、本発明の実施例のように、ハイパスフイルタ
５８を用いる場合には、入力レベルがたとえば−
45dBに低下するまで、100Hzの信号についてのコ
ンプレツションレシオが２となつている。

次に、第９図は、このようなエンコード動作時
の２信号入力に対する周波数特性を示し、実線
Ａ，Ｂ，Ｃが本発明の実施例である第７図の回路
を用いた場合に、また破線A′，B′，C′が従来の
固定プリエンフアシス方式のエンコーダ回路を用
いた場合に、それぞれ対応している。ここで、２
信号入力としては、一定の周波数で一定レベルの
第１の信号と、この第１の信号に対して数十dB
程度小さいレベルの第２の信号とを用い、この第
２の信号について、横軸に周波数を100Hz〜数十
kHzまで変化させたときの入出力間の利得を縦軸
にdB単位で表わしている。ここで、特性曲線
Ａ，A′は、上記第１の信号について低周波、小
信号入力時、あるいは無信号入力時を表わし、特
性曲線Ｂ，B′は、第１の信号が低中域で小中レベ
ル信号入力時を表わし、曲線Ｃ，C′は、第１の
信号が高周波の大信号入力時を表わす。この第９
図から明らかなように、破線A′，B′，C′の固定
プリエンフアシス方式の場合には、エンフアシス
特性は入力信号に依存せず一定となる。このた
め、高周波大信号入力時に低下する低中域のノイ
ズ増加のために、エンフアシス量を大きくとるこ
とができない。これに対して、本発明の実施例の
場合には、曲線Ｂに示すように、低中域小中レベ
ル信号入力時に大きなエンフアシス量をとること
ができ、デコーダ出力におけるテープノイズの絶
対値を小さくすることができ、ノイズモジユレー
シヨンを抑えることができる。また、入力が小中
レベルからさらに小さくなる領域では、低域の利
得変化の方が高域の利得変化よりも大きくなつて
いる。

次に、第７図の回路において、テープレコーダ
７６からの再生出力をデコードする際には、再生
出力端子７７を差動増幅器７３の正入力端子に接
続し、切換スイツチ７４をデコード用の切換端子
ｄに切換接続する。このとき、第７図の右部に示
すように、差動増幅器７３は抵抗７５を負帰還抵
抗とする単なる負帰還増幅となり、この負帰還増
幅出力がデコード入力端子５１を介してデコーダ
回路５０に送られ、デコードされる。

次に、第１０図はこのようなデコーダ回路５０
の具体的な回路構成例を示しており、第７図と対
応する部分には同一の参照番号を付している。

この第１０図において、加算器５３は、２個の
加算抵抗５３ａ，５３ｂの出力端を共通接続して
構成しており、これらの加算抵抗５３ａ，５３ｂ
の出力端は、オペアンプ５４ｄの負入力端子に接
続されている。一方の加算抵抗５３ａの入力端は
前記入力端子５１に接続され、また他方の加算抵
抗５３ｂの入力端は、上記第２の伝送路の出力を
反転して減算信号とするための反転用のオペアン
プ５３ｃの出力端子に接続されている。次に、オ
ペアンプ５４ｄの出力側は、上記第１の伝送路に
対応し、オペアンプ５４ａ、負帰還抵抗５４ｂ、
入力抵抗となる可変抵抗素子５４ｃにより、上記
可変利得増幅器５４を構成している。ここで、可
変抵抗素子５４ｃは、上記制御回路の平滑回路６
３からの制御信号に応じて抵抗値が変化するもの
である。たとえば制御信号により発光ダイオード
等の発光素子を点灯駆動し、この発光素子からの
光を受光型の可変抵抗素子であるCdS光導電セル
等で受けるような構成を用いることができる。次
に、上記補正用のハイパスフイルタ５８は、コン
デンサ５８ａと抵抗５８ｂとを直列接続し、この
抵抗５８ｂの出力端を抵抗５８ｃで接地して構成
している。この出力端は、抵抗５９とリミツタ回
路６０との並列接続回路に接続され、また、上記
出力端は、制御回路のウエイテイング用のハイパ
スフイルタ６１に接続されている。上記アンチリ
ミツタ回路６０としては、ダイオードを２個順方
向に直列接続したものと、２個逆方向に直列接続
したものとを並列接続して成るダイオードリミツ
タ６０ａを用い、このダイオードリミツタ６０ａ
に抵抗６０ｂを接続して構成している。また、上
記ローパスフイルタ５６としては、抵抗５６ａと
コンデンサ５６ｂとから成るハイパスフイルタを
オペアンプ５４ａの負帰還抵抗５４ｂと並列接続
することにより得ている。オペアンプ５４ａの出
力はデコード出力端子５２に送られている。ま
た、このオペアンプ５４ａの出力の一部は、上記
第２の伝送路となる抵抗５７に送られており、こ
の抵抗５７からの出力は、オペアンプ５３ｃで反
転されて加算抵抗５３ｂに送られることにより、
上記入力信号に対して減算される。次に、上記補
正用のハイパスフイルタ５８からの出力を、制御
回路のウエイテイング用のハイパスフイルタ６１
に送つている。このハイパスフイルタ６１として
は、コンデンサ６１ａと抵抗６１ｂの直列回路
と、コンデンサ６１ｃと抵抗６１ｄとの直列回路
とを並列に接続したものを用いており、このハイ
パスフイルタ６１と上記補正用のハイパスフイル
タ５８との総合周波数特性が上記ローパスフイル
タ５６となるオペアンプ５４ａの負帰還回路中の
ハイパスフイルタの周波数特性にほぼ等しくなつ
ている。このハイパスフイルタ６１からの出力
は、オペアンプ６１ｆで増幅されて、検波回路６
２、平滑回路６３を介して制御信号となる。

以上の説明からも明らかなように、本発明に係
るノイズリダクシヨン回路によれば、エンフアシ
ス用のフイルタ回路と、制御信号に応じて利得が
変化する可変利得増幅器と、この可変利得増幅器
の入力または出力を検出して制御信号とする制御
回路とを有し、上記可変利得増幅器は入力信号が
小レベルのとき利得が不変となり、この不変とな
るときのノイズリダクシヨン回路の利得が上記エ
ンフアシス用フイルタ回路により周波数に応じて
異なることを補正するための補正用フイルタ回路
を上記可変利得増幅器に設けたことを特徴として
いる。

したがつて、たとえばエンコーダ側において、
小レベル入力時の上記可変利得増幅器の利得が増
大したときの安定性、および雑音での動作を防ぐ
為に可変利得増幅器の最大利得を制限した場合
に、テープ感度誤差等により発生する周波数特性
上のエラーを低減できるのみならず、低域周波数
のノイズリダクシヨン効果を増大させることがで
きる。

【図面の簡単な説明】

第１図はノイズリダクシヨン回路の従来例を示
すブロツク回路図、第２図は第１図の回路の入出
力特性を示すグラフである。第３図は本発明の基
本的構成を説明するためのブロツク回路図、第４
図は第３図の回路の入出力特性を示すグラフであ
る。第５図は本発明の好ましい実施例としてのエ
ンコーダ回路２０を示すブロツク回路図である。
第６図は本発明の他の実施例としてのデコーダ回
路３０を示すブロツク回路図である。第７図は本
発明のさらに他の実施例を示すブロツク回路図、
第８図は第７図の回路の入出力特性を示すグラ
フ、第９図は第７図の回路の２信号入力に対する
周波数特性を示すグラフ、第１０図は第７図のデ
コーダ回路５０の具体的な回路構成例を示す回路
図である。２０……エンコーダ回路、３０，５０……デコ
ーダ回路、１３……プリエンフアシス用のハイパ
スフイルタ、１４，３４，５４……可変利得増幅
器、２９，４９，５８……補正用のハイパスフイ
ルタ、３３，５６……デイエンフアシス用のロー
パスフイルタ、１５，３５……制御回路、２３，
４３，６１……ウエイテイング用のハイパスフイ
ルタ、２１，４１……第２の信号伝送回路、５７
……第２の信号伝送路となる抵抗、２２，４２，
５３……加算器。

Claims

【特許請求の範囲】１エンフアシス用のハイパス又はローパスフイ
ルタ回路と、該フイルタ回路に直列に接続され、制御信号に
応じて利得が変化する可変利得増幅器と、この可変利得増幅器の入力または出力を検出し
て制御信号とする制御回路とを有し、上記可変利得増幅器は入力信号が小レベルのと
き利得が不変となり、この不変となるときのノイ
ズリダクシヨン回路の利得が上記エンフアシス用
フイルタ回路により周波数に応じて異なることを
補正するための補正用ハイパスフイルタ回路を、
エンフアシス用のハイパスフイルタ回路を用いた
とき上記可変利得増幅器の帰還路に、エンフアシ
ス用のローパスフイルタ回路を用いたとき上記可
変利得増幅器と並列に接続したことを特徴とする
ノイズリダクシヨン回路。